A54SX16APQ208I 参数 Datasheet PDF下载

SX-A Family FPGAs

4 QCLKBUFS

Quadrant 2

5:1

Quadrant 3

QCLKINT (to array)

Quadrant 0

5:1

QCLKINT (to array)

5:1

Quadrant 1

QCLKINT (to array)

Figure 1-9 •

SX-A QCLK Architecture

QCLKINT (to array)

From Internal Logic

Clock Network

From Internal Logic

CLKBUF

CLKBUFI

CLKINT

CLKINTI

CLKBIBUF

CLKBIBUFI

Figure 1-10 •

A54SX72A Routed Clock and QCLK Buffer

QCLKBUF

QCLKBUFI

QCLKINT

QCLKINTI

QCLKBIBUF

QCLKBIBUFI

1 -6

v5.3

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