SX系列FPGA
SX时序模型
输入延迟
I / O模块
t
INY
= 1.5纳秒
内部延迟
组合电池
t
IRD2
= 0.6纳秒
t
DHL
= 1.6纳秒
t
PD
= 0.6纳秒
t
RD1
= 0.3纳秒
t
RD4
= 1.0纳秒
t
RD8
= 1.9纳秒
预测
路由
延误
输出延迟
I / O模块
I / O模块
t
DLH
= 1.6纳秒
寄存器单元
寄存器单元
D
Q
D
Q
t
RD1
= 0.3纳秒
t
SUD
= 0.5纳秒
t
HD
= 0.0纳秒
ROUTED
时钟
t
RCO
= 0.8纳秒
t
RCKH
= 1.5纳秒（ 100 ％负载）
F
最大
= 250兆赫
硬线
时钟
t
HCKH
= 1.0纳秒
F
HMAX
= 320兆赫
t
RCO
= 0.8纳秒
t
RD1
= 0.3纳秒
t
ENZH
= 2.3纳秒
注意：
所示为A54SX08-3 ，最坏情况下的商业条件下的值。
图1-12 •
SX时序模型
硬连线的时钟
外部设置= T
INY
+ t
IRD1
+ t
SUD
– t
HCKH
= 1.5 + 0.3 + 0.5 - 1.0 = 1.3纳秒
EQ 1-15
路由时钟
外部设置= T
INY
+ t
IRD1
+ t
SUD
– t
RCKH
= 1.5 + 0.3 + 0.5 - 1.5 = 0.8纳秒
EQ 1-17
时钟到输出（引脚到引脚）
= t
HCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 1.0 + 0.8 + 0.3 + 1.6 = 3.7纳秒
EQ 1-16
时钟到输出（引脚到引脚）
= t
RCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 1.52+ 0.8 + 0.3 + 1.6 = 4.2纳秒
EQ 1-18
v3.2
1-21
ACTEL [ Actel Corporation ]
