SX -A系列FPGA
引脚说明
CLKA / B ， I / O
时钟A和B
PRA / B ， I / O
探头A / B
这些引脚的时钟输入，时钟分配
网络。输入电平与标准TTL电平兼容，
LVTTL ， LVCMOS2 ， 3.3 V PCI或5V的PCI规格。该
之前，时钟的R-细胞时钟输入缓冲。当
不使用时，该引脚必须低或高（不剩
浮动）在董事会，以避免不必要的电源
消费。
为A54SX72A ，这些引脚还可以配置为用户
I / O操作。当作为用户I / O ，这些引脚提供了内置
在可编程的上拉或下拉电阻活跃
仅在上电。当不使用时，这些引脚必须
绑低或高（不悬空） 。
QCLKA / B / C / D ， I / O
象限时钟A ， B， C和D
探头销从任何用户可用于输出数据
在装置内定义的设计节点。这个独立
诊断引脚可以配合使用的其它
探针，以便实时诊断的任何输出
在装置内的信号路径。该探针可以用于
作为一个用户自定义I / O时，核查已
完成。该引脚的探头功能可以
永久禁用保护编程设计
保密性。
TCK ， I / O
测试时钟
这四个引脚的象限时钟输入，并
仅用于A54SX72A有A， B，C和D的
对应左下，右下，左上，
和右上象限，分别。他们是时钟
输入时钟分配网络。输入电平
与标准的TTL ， LVTTL ， LVCMOS2 ， 3.3 V兼容
PCI或5V的PCI规格。每个这些时钟输入
可驱动多达四分之一的芯片，或者它们可以是
组合在一起，以驱动多个象限。时钟
前时钟的R单元输入缓冲。当不
使用时，这些引脚必须连接低或高的板
（不悬空） 。
这些引脚还可以被配置为用户I / O 。当
作为用户I / O ，这些引脚提供内置的
可编程的上拉或下拉电阻活跃
仅在上电。
GND
HCLK
地
专用（硬线）
阵列时钟
测试时钟输入诊断探头和设备
编程。在灵活的方式， TCK变得活跃
当TMS引脚设置为低电平（参见
该引脚为I / O时，
边界扫描状态机到达"logic reset"
状态。
TDI ， I / O
测试数据输入
串行输入边界扫描测试和诊断
探测。在柔性模式下， TDI是活动的时候TMS引脚
置低（参照
该引脚
作为一个I / O时的边界扫描状态
机达到了“逻辑复位”状态。
TDO ， I / O
测试数据输出
串行输出的边界扫描测试。在灵活的方式，
TDO激活时， TMS引脚设置为低电平（参见
该引脚为I / O时，
边界扫描状态机到达"logic
reset"状态。当硅资源二正被使用， TDO
将作为一个输出，当校验的命令是
运行。它会返回到用户/ IO时，校验完成。
TMS
测试模式选择
低电源电压。
该引脚的时钟输入顺序的模块。输入
水平与标准TTL ，LVTTL兼容
LVCMOS2 ， 3.3 V PCI或5V的PCI规格。该输入是
直接连接到各R -细胞，并提供时钟速度
独立的R-细胞的数量与所驱动。
当不使用时， HCLK必须连接低或高的
董事会（不悬空） 。在使用时，该引脚应
保持低或高电期间以避免不必要的
静态功耗。
I / O
输入/输出
TMS管脚控制使用IEEE 1149.1的
边界扫描引脚（ TCK ， TDI ， TDO ， TRST ） 。在灵活
当TMS引脚设置为低电平，模式的TCK ，TDI和
TDO引脚是边界扫描引脚（参照
一旦边界扫描引脚处于测试模式，
他们会保持在这个模式下，直到内部
边界扫描状态机到达的逻辑复位
状态。在这一点上，所述边界扫描销将
释放和将用作普通的I / O引脚。逻辑
复位状态达到5 TCK周期后， TMS引脚
置高。在专用的测试模式下， TMS功能
在IEEE 1149.1规格说明。
TRST ， I / O
边界扫描复位引脚
在I / O引脚的功能为输入，输出，三态，或
双向缓冲。基于特定的配置，
输入和输出电平与标准兼容的
TTL ， LVTTL ， LVCMOS2 ， 3.3 V PCI或5V的PCI规格。
未使用的I / O引脚被自动进入三态
Designer软件。
NC
无连接
一旦它被配置为JTAG复位引脚，该引脚TRST
作为一个低电平输入到异步
初始化或复位边界扫描电路。 TRST管脚
配备有一个内部上拉电阻。该引脚
作为一个I / O时，
储备JTAG复位引脚
is
在设计师没有选择。
V
CCI
电源电压
该管脚没有连接到该装置内的电路
并且可以被驱动到任何电压或悬空与
在装置的操作没有任何影响。
电源电压的I / O 。看
所有
V
CCI
电源引脚的器件应连接。
V
CCA
电源电压
电源电压为阵。看
所有
V
CCA
电源引脚的器件应连接。
v5.3
1-15
ACTEL [ Actel Corporation ]
