的ProASIC
PLUS
闪存系列FPGA
表2-8 •
延迟线
DLYB
0
1
2
3
DLYA
0
1
2
3
的时钟调节电路延时线
设置
延迟值（纳秒）
示例实现
频率合成
示出了一个例子，其中
使用了PLL乘以一个33 MHz的外部时钟最多
133兆赫。
使用两个分频器，
从40 MHz的输入合成一个50 MHz的时钟输出
参考时钟。 40MHz的输入频率为
乘以5和除以四，得到的输出
时钟（ GLB ）的频率为50兆赫。当分压器
使用时，一个给定的比例可以以多种方式来产生，
使用户能够停留在其工作频率
PLL的范围。例如，在这种情况下，输入
分本来是两个输出分频器也
二，四给我们输入频率的划分
在反馈环路师去（有效
乘法）五。
0
+0.25
+0.50
+4.0
0
+0.25
+0.50
+4.0
锁定信号
高电平有效锁定信号（通过的SmartGen PLL添加
开发工具）表示PLL已锁定到
输入的时钟信号。该PLL将收购和
保持锁定，即使有抖动的传入
时钟信号。该PLL将保持锁定与输入
抖动到输入周期的5％时，具有最大的
5纳秒。用户可以使用锁定信号的软复位
通过GLB和/或GLA的驱动逻辑。注意：若F
IN
不
指定的频率范围内，则既有有效的F
OUT
和锁
信号是不确定的。
可调整时钟延时
示出的延迟
通过采用可调延迟器的一个输入时钟
线。这是很容易在的ProASIC做
PLUS
通过绕过
PLL核完全和使用输出的延迟线。通告
也即输出时钟可以有效地推进
相对于输入时钟通过延时线中的
反馈路径。这示于
PLL配置选项
该PLL可以在设计时进行配置（通过闪烁
在节目码流设置配置位）或
动态过程设备操作，因此消除
需要对器件重新编程。动态
配置位被装入一个串行输入/并行输出
此消彼长的时钟调节电路提供的寄存器。
移位寄存器可以由用户逻辑访问
内的设备或经由JTAG端口。另一种选择是
通过用户设计的内部动态配置
硬件。请参阅Actel的
PLL动态
重新配置使用JTAG
应用指南以获取更多
信息。
对于时钟调节电路的信息，请参阅
以Actel的
时钟调整电路
应用笔记。
时钟偏移最小化
表示从如何反馈
时钟网络可以用来创建最小歪斜
分布式网络时钟和输入之间
时钟。输入时钟被馈送到参考时钟输入
的锁相环。输出时钟（ GLA）的馈送的时钟网络。
反馈输入到PLL使用的时钟输入延迟
通过一个路由网络。该PLL那么调整的阶段
输入时钟相匹配的延迟的时钟，因而
提供这两者之间几乎为零有效歪斜
时钟。请参阅Actel的
时钟
调理电路
应用指南以获取更多
信息。
v5.9
2-13
ACTEL [ Actel Corporation ]
