的eX系列FPGA
的eX时序模型
输入延迟
内部延迟
组合
CELL
预测
路由
延误
输出延迟
I / O模块
t
INYH
= 0.7纳秒
t
IRD1
= 0.3纳秒
t
IRD2
= 0.4纳秒
I / O模块
t
PD
= 0.7纳秒
t
RD1
= 0.3纳秒
t
RD4
= 0.7纳秒
t
RD8
= 1.2纳秒
I / O模块
t
DHL
= 2.6纳秒
注册
CELL
t
ENZL
= 1.9纳秒
t
SUD
= 0.5纳秒
t
HD
= 0.0纳秒
ROUTED
时钟
D
Q
t
RD1
= 0.3纳秒
t
DHL
= 2.6纳秒
t
RCKH
= 1.3纳秒
（ 100 ％负载）
t
RCO
= 0.6纳秒
注册
CELL
t
IRD1
= 0.3纳秒
t
SUD
= 0.5纳秒
t
HD
= 0.0纳秒
D
Q
t
RD1
= 0.3纳秒
I / O模块
I / O模块
t
INYH
= 1.3纳秒
t
ENZL
= 1.9纳秒
t
DHL
= 2.6纳秒
硬连线
时钟
t
HCKH
= 1.1纳秒
t
RCO
= 0.6纳秒
注意：
所示为EX128 - P值，最坏情况下的商业条件下（ 5.0V ， 35pF垫负载） 。
图1-14 •
的eX时序模型
硬连线的时钟
外部设置=
=
=
=
t
INYH
+ t
IRD1
+ t
SUD
– t
HCKH
0.7 + 0.3 + 0.5 - 1.1 = 0.4纳秒
t
HCKH
+ t
RCO
+ t
RD1
+ t
DHL
1.1 + 0.6 + 0.3 + 2.6 = 4.6纳秒
路由时钟
外部设置=
=
=
=
t
INYH
+ t
IRD2
+ t
SUD
– t
RCKH
0.7 + 0.4 + 0.5 - 1.3 = 0.3纳秒
t
RCKH
+ t
RCO
+ t
RD1
+ t
DHL
1.3 + 0.6 + 0.3 + 2.6 = 4.8纳秒
时钟到输出（垫到PAD ） ，典型的
时钟到输出（垫到PAD ） ，典型的
1 -1 8
v4.3
ACTEL [ Actel Corporation ]
