ProASIC3E闪存系列FPGA
SRAM和FIFO
ProASIC3E器件的嵌入式SRAM块沿南北两侧。每个可变
纵横比的SRAM块是4608位大小。可用的内存配置为256 × 18 ， 512 × 9 ，
每千片×4， 2k的×2，和4k的×1比特。各块都有独立的读写端口，可以
配置为与不同位宽的每个端口上。例如，数据可通过一个4位被发送
港口和阅读作为一个单一的比特流。嵌入式SRAM模块可通过该设备进行初始化
使用UJTAG宏JTAG端口（ ROM仿真模式） 。
此外，每一个SRAM的块具有一个嵌入的FIFO控制单元。所述控制单元允许
SRAM块被配置为同步FIFO ，而无需使用附加的核心VersaTiles 。该
FIFO的宽度和深度是可编程的。该FIFO还具有可编程几乎空
（ AEMPTY ）和几乎满（ AFULL ）除了正常的空和满的标志旗。该
嵌入式FIFO控制单元包含必要的计数器生成的读取和写入
地址指针。嵌入式SRAM / FIFO模块可以通过级联创建更大的配置。
PLL和CCC
ProASIC3E器件为设计人员提供极灵活的时钟调节功能。每
在ProASIC3E家庭成员包括六个核心承诺，每一个集成的PLL 。
六CCC块位于四角的东，西两侧的中心。
为了最大限度地提高用户I / O ，只有中心东，西锁相环可在设备使用PQ208
封装。然而，所有六个CCC块仍可使用;四个角落的核心承诺允许简单的时钟延迟
操作以及时钟脊柱访问。
六个CCC块的输入是从FPGA核心或从几个输入中的一个可访问
位于具有专用的连接到CCC块的CCC 。
CCC认证模块具有以下主要特点：
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宽广的输入频率范围（F
IN_CCC
） = 1.5 MHz到350 MHz的
输出频率范围（F
OUT_CCC
） = 0.75 MHz到350 MHz的
通过可编程和固定延迟时钟延迟调整从-7.56 ns至11.12纳秒
时钟偏移最小化2个可编程延时类型
时钟频率合成
内相移为0 °，90° ， 180°和270°。输出相移取决于输出
分频器的配置。
输出占空比= 50％ ±1.5 ％或更好的
低输出抖动：最坏的情况下< 2.5 ％ ×时钟周期的峰 - 峰值周期抖动时单
使用全球网络
最大采集时间= 300微秒
5 mW的低功耗
卓越的耐受输入周期jitter-允许输入抖动可达1.5纳秒
四个阶段的精准; 40 PS ×相邻阶段之间的最大偏差（ 350兆赫/
f
OUT_CCC
)
其他CCC规格：
全局时钟
ProASIC3E设备有多个时钟域的广泛支持。除了CCC
与上述PLL支持，有一个全面的全局时钟分配网络。
每一个通用的输入和输出端口可以访问九VersaNets ： 6片（主）和三个
象限全球网络。该VersaNets可由CCC或直接驱动从所选取的
通过多路复用器（多路复用器）的核心。该VersaNets可用于分发低偏移时钟信号或
高扇出网快速分发。
v1.0
1-5
ACTEL [ Actel Corporation ]
