AD1866 ，数字电路的注意事项
CLK
DL
M
S
B
L
S
B
DR
M
S
B
L
S
B
LL
LR
图9. AD1866的控制信号
输入数据
>30ns
在AD1866的数字输入端口采用五个信号：数据
左（ DL ） ，数据向右（ DR ） ，锁存器左（ LL ） ，锁存权
（LR） ，以及时钟（CLK） 。 DL和DR是串行输入，
左侧和右侧的DAC上。输入的数据位被时钟
到输入寄存器在CLK的上升沿。下降
LL和LR的边缘导致最后16位，分别为时钟
入串行寄存器被移位到DAC的，从而向上
约会各自的DAC输出。对于仅使用一个系统
单个锁存信号， LL和LR的可以连接在一起。为
只使用一个数据信号系统， DR和DL可能CON组
已连接在一起。数据被发送到AD1866中的一个位
流组成的16位字以串行的，两两完井
包换， MSB格式。左声道和右声道共用时钟
（CLK）信号。
图9示出了用于数据的一般信号的要求
转移的AD1866 。
定时
DR / DL
>10ns
>10ns
>40ns
CLK
>30ns
>67ns
LR / LL
>40ns
>40ns
>30ns
>15ns
图10. AD1866输入信号时序
图10示出了特定的时序要求是必须
得到满足，以便将数据传送到完成prop-
erly 。在AD1866的输入引脚都是TTL和+5 V
CMOS兼容。
在AD1866的最大时钟速率被指定为在
至少13.5兆赫。这个时钟速率允许的2×的数据传输速率，
4 × ， 8 × ， 16 ×F
S
（其中f
S
等于44.1千赫） 。该应用程序
本数据手册的部分列出包含额外的准则
使用AD1866 。
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第0版
AD [ ANALOG DEVICES ]
