AD7575
CS
t
1
RD
t
5
t
2
忙
t
CONV
t
3
数据
高阻抗
公共汽车
旧数据
t
6
新
数据
t
7
高阻抗
公共汽车
图3.缓慢的内存接口时序图
时序和控制AD7575的
这两个逻辑输入的AD7575 ，
CS
和
RD，
同时控制
转换的开始和数据从部分的读数。
A转换是通过将这两控制输入启动
低。两种接口选项，然后存在读取输出
从AD7575的数据。这些都是慢速存储器接口
和ROM接口，其操作如下所示。它应该
应当注意， AD7575的TP端子必须是硬线连接的
高，以确保该部分的正确操作。该引脚用于
在测试设备和不应该被用作穿通销
在双面印刷电路板。
慢速内存接口
此接口的主要优点是，它允许微
处理器开始转换，等待，然后读取数据
一个READ指令。的快速转换时间
AD7575确保微处理器不是放置在一个
WAIT状态的时间过多。
更快版本多处理器，包括8085A -2，试
就绪输入的开始后的状态非常快
一个指令周期。因此，
忙
在AD7575莫属
在低周期的READY输入很早就是effec-
略去迫使处理器进入等待状态。当使用
8085A -2中，处理器S0状态信号提供最早
可能意味着一个读操作将要发生。
因此， S 0 （这是低的读周期）提供了
READ信号到AD7575 。对于连接图
AD7575为8085A - 2低速内存界面如图
图4中。
ROM接口
第一个界面选项用于与microproces-使用
可被迫进入等待状态至少5感器
µs.
微处理器（如8085A ）启动转换和
被暂停，直至转换的结果从CON组读
变频器。转换是通过执行一个存储器读来启动
在AD7575的地址，使
CS
和
RD
低。
忙
之后，又
吸收的敷料变低（强制微处理器READY输入
低） ，将处理器进入等待状态。输入
信号，它已被跟踪的模拟输入端，被保持在
输入时钟之后的第三时钟下降沿
CS
和
RD
已经低电平（见图12） 。的AD7575然后执行
转换在此获得的输入信号值。当CON组
版本完成（ BUSY变为高电平） ，该处理器的COM
pletes存储器READ ，并且获取新转换的
数据。此接口的时序图如图3所示。
对AD7575的替代接口选项可避免摆放
微处理器进入一个等待状态。在这个界面中，一个反面
版本开始第一READ指令，而仲
OND READ指令访问数据，并开始第二
转换。此接口的时序图中示出
图5是可能的，以避免在开始对另一转换
第二读（见下文） 。
转换是通过执行读指令的存储器启动
重刑对AD7575的地址，造成
CS
和
RD
变低。
数据也被从AD7575该指令执行期间获得的。
这是旧数据，如果不需要，可以忽略不计。
忙
变低，表明转换正在进行中，并重新
原来高时转换完成。再次，该
输入信号被保持在输入时钟的第三个下降沿
后
CS
和
RD
已经低。
该
忙
线可以被用于产生一个中断给所述
微处理器或监视，以指示转换
完整的。然后处理器读出新的转换数据。
另外，在转换启动之间的延迟（第一次读
指令）和数据读取（第二次读指令）
必须至少一样大的AD7575的转换时间。为
在AD7575在ROM接口模式正常运行，
CS
和
RD
之前不应该去LOW
忙
返回高电平。
通常情况下，第二次读取指令开始另一个转换
锡永以及访问所述输出数据。但是，如果
CS
和
RD
在一个外部时钟周期降为卑
忙
变为高电平，第二转换不会发生。
A8–A15
地址总线
+5V
TP
8085A–2
地址
解码
S0
CS
AD7575*
RD
忙
DB0–DB7
ALE
地址
LATCH
AD0–AD7
准备
数据总线
*线性电路省略清晰
SO = 0读周期
图4. AD7575为8085A - 2慢速存储器接口
版本B
–5–
AD [ ANALOG DEVICES ]
