AD7892
脉冲可以被施加到
CS
和
RD
输入锁存数据输出
的AD7892 ，进入门阵列或专用集成电路。这消除
门阵列或专用集成电路中所需的逻辑来识别端
转化率和生成用于AD7892的读出信号。对
从AD7892获得最佳性能，这是不推荐
谁料想绑
CS
和
RD
长期的低，因为这保持
三态转换过程中活跃。
串行接口模式
CONVST 。
对于AD7892-1和AD7892-2 ，串行读
还应内400纳秒的上升边缘的避免
CONVST 。
这限制了可达到的最大吞吐量
率在串行模式（假定20MHz的串行时钟），以400 kSPS的
对于AD7892-3和357 kSPS时为AD7892-1和
AD7892-2.
模拟输入部分
该AD7892可通过将配置串行接口模式
MODE输入低电平。它提供了一种用于三线，串行链路
在AD7892和行业标准的微处理器之间，
微控制器和数字信号处理器。 SCLK和
RFS
在AD7892的是输入，而AD7892的串行接口
设计用于直接接口，提供了一个串行系统
被同步到的串行数据输出时钟输入includ-
荷兰国际集团的微控制器，如80C51 ， 87C51 ， 68HC11和
68HC05和大多数数字信号处理器。
图3示出了时序图，用于从AD7892读
在串行接口模式。
RFS
变低，从访问数据
在AD7892 。串行时钟输入端不必被CON组
连续的。该串行数据可以在数个字节进行访问。
不过，
RFS
必须保持低的数据的持续时间
传送操作。十六位数据具有四个发射
前导零后跟的12位转换结果的起始
同的MSB。串行数据时钟输出设备上
个SCLK上升沿。旧的数据被保证的有效期为5纳秒
在此之后的边缘。这对于高速串行时钟有用的地方
该部分的访问时间也不会留出足够的建立时间
为了使数据在时钟的下降沿被接受。在
这种情况下，必须注意这
RFS
不只是去之前
SCLK的上升沿。对于较慢的串行时钟数据是有效的
SCLK的下降沿。在读出操作结束时，该
处于三态由在任的SCLK上升沿SDATA线
or
RFS
投入，以先到为准。串行数据不能
在转换期间读取，以避免从所述馈通的问题
串行时钟的转换过程。对于优化性能
该AD7892-3的曼斯，也应避免串行读
在200纳秒的上升沿的
CONVST
避免穿通
进入轨道期间的采集时间/保持时间。串行读
应，因此，转换结束之间发生（平
下降沿）和200毫微秒之前的下一个上升沿
RFS
(I)
该AD7892提供三个部件类型，允许四
不同的模拟输入电压范围。该AD7892-1手柄
或
±
5 V或
±
10 V的输入电压范围。该AD7892-2
处理一个0V至+ 2.5V的输入电压范围，而AD7892-3
处理的输入范围
±
2.5 V.
AD7892-1
图4示出用于AD7892-1的模拟输入部分。该
模拟输入范围为引脚strappable （用V
IN2
）的任
±
5 V
or
±
10 V的V
IN1
输入。随着V
IN2
连接到AGND时，
在V输入范围
IN1
is
±
10 V ，以及V输入电阻
IN1
is
15 kΩ的象征。随着V
IN2
连接到V
IN1
，输入范围在
V
IN1
is
±
5V，并且在V中的输入电阻
IN1
8 kΩ的象征。
其结果，在V
IN1
和V
IN2
投入应该从驱动
低阻抗源。电阻衰减器级之后是
由采样/保持放大器的高输入阻抗的阶段。
这个电阻衰减器级，允许输入电压去
±
17 V ，而不会损坏AD7892-1 。
+2.5
参考
2k
REF OUT /
在REF
3.25k
13k
V
IN1
13k
V
IN2
6.5k
到了ADC
参考
电路
到HIGH
阻抗
SHA输入
AGND
图4. AD7892-1的模拟输入结构
t
10
SCLK （I）的
t
12
t
16
t
17
t
11
SDATA （ O）
注意：
I =输入; O =输出
四前导零
t
13
t
15
DB11
t
14
DB10
t
17A
DB0
三
状态
图3.串行模式时序图
–10–
版本C
AD [ ANALOG DEVICES ]
