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摘要
高性能计算机信号对语音，声音，
图形和成像应用
超级哈佛架构的计算机（ SHARC ） -
四为双数据独立总线，指令，
和I / O
32位IEEE浮点计算单元 -
乘法器， ALU和移位
1兆位的片上SRAM存储器和集成I / O
外设-A完整的系统级芯片
集成多处理功能
主要特点
50 MIPS ， 20 ns指令速率，单周期指令
执行
120 MFLOPS峰值， 80 MFLOPS持续性能
双数据地址发生器进行模和位
反转寻址
高效的程序序列与零开销
循环：单周期环路设置
JTAG IEEE 1149.1标准测试访问端口和
片上仿真
240引脚MQFP封装
225球塑料球栅阵列（ PBGA ）
核心处理器
定时器
指令
缓存
32× 48位
ADDR
ADDR
ADSP- 2106x SHARC
®
DSP单片机系列
ADSP-21061/ADSP-21061L
引脚兼容的ADSP- 21060 （ 4兆位）和
ADSP - 21062 （ 2兆）
灵活的数据格式和40位扩展精度
32位单精度和40位扩展精度
IEEE浮点数据格式
32位定点数据格式，整数和小数，
80位累加器
并行计算
单周期乘法和ALU运算的并行
双通道内存读/写，并取指令
乘用加减法的FFT加速
蝶形运算
1024点复数FFT基准： 0.37毫秒（ 18221循环）
1兆位配置的片内SRAM
双端口供核处理器独立访问
和DMA
可配置为32K字数据存储器（ 32位） ， 16K
字的程序存储器（ 48位）或组合
这两个高达1 Mbit
片外存储器接口
4 Gigawords寻址（ 32位地址）
可编程等待状态的产生，页面模式的DRAM
支持
双端口SRAM
块0
1座
两个独立
双端口功能块
处理器端口
数据
数据
JTAG
TEST &
仿真
7
I / O端口
数据
数据
ADDR
ADDR
DAG1
8 x 4 x 32
DAG2
8 x 4 x 24
节目
SEQUENCER
24
32
IOD
48
IOA
17
PM地址总线
DM地址总线
外
PORT
地址总线
MUX
多
接口
32
PM数据总线
48
40/32
数据总线
MUX
主机端口
48
公共汽车
CONNECT
（ PX ）
DM数据总线
数据
注册
网络文件
倍增器
16× 40位
IOP
注册
桶
移
ALU
(
存储器映射）
控制，
状态&
数据缓冲区
DMA
调节器
串口
(2)
4
6
6
I / O处理器
图1. ADSP - 21061 / ADSP- 21061L框图
SHARC是ADI公司的注册商标。
版本B
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