1553数据总线
RT ž
O
2%
直接耦合配置
（短头）
N = 1:2.5
R1
4
1 42
0.75Z
O
, 2% 5
6
7
R2
0.75Z
O
, 2%
N = 1.4:1
R3, 2%
0.75Z
O
2
R4, 2%
0.75Z
O
RT
増， 2％的
变压器耦合
配置（ LONG存根）
3
1
4
5
6
7
8
N = 1:1.79
4
1 49
5
6
7
8
3
51
数据
2
50
GND
8
3
40
数据
2
43
+5V
+5V
38 53
+ 5V （ A）
+ 5V （ B）
数据
GND
87 16
V
CCL
逻辑
D15
D14
D13
D12
D11
D10
D9
79
78
77
76
75
74
73
72
11
12
13
14
15
16
17
18
U1
54LS245
B8
B7
B6
B5
B4
B3
B2
B1
A8
A7
A6
A5
A4
A3
A2
A1
9
8
7
6
5
4
3
2
D15
D14 （MSB）
D13
D12
D11
D10
D9
D8
数据
V
CCL
Xceivers
D8
A→B EN
U2
54LS245
D7
D6
D5
71
70
69
68
67
66
65
64
90
DS
RD
WR
A3
A2
A1
A0
88
89
84
83
82
81
11
12
13
14
15
16
17
18
B8
B7
B6
B5
B4
B3
B2
B1
A8
A7
A6
A5
A4
A3
A2
A1
9
8
7
6
5
4
3
2
D7
D6
D5
D4
D3
D2
D1
D0 （ LSB ）
DS （设备选择）
RD （读从RT / BC ）
WR （写RT / BC）
A 3 （MSB）
A2
A1
A0 （ LSB ）
U3
54LS244
INT * 1
62
17
15
13
11
8
6
4
2
50
2A4
2A3
2A2
2A1
1A4
1A3
1A2
1A1
1G
1
AD10 OUT 86
85
在AD10
28
M 16/8
31
RESET
1
时钟
2Y4
2Y3
2Y2
2Y1
1Y4
1Y3
1Y2
1Y1
2G
19
3
5
7
9
12
14
16
18
好块（ RT ） /有效（ BC）
VALID TRANS （ RT ） /无效（ BC）
DONE
自检
ACT7005/7006
D4
D3
D2
D1
D0
A→B EN
41
收发器
43
44
INT * 2 63
60
DONE
54
SELF TEST
输出GND
模拟GND
数字GND
输出GND
模拟GND
数字GND
收发机B
48
47
这些被推荐的
中断，但使用它们的
可选。用户可以选择任何
中断的组合
视乎需要
RT / BC 。除了4
中断之上，用户可以
从其中8人选择，以适应
在RT / BC需求。
2
80
RTADPAR
逻辑
R5
10KΩ
+5V
主复位
为6MHz时钟
RTAD4
RTAD3
RTAD2
RTAD1
7
5位RT地址和
奇偶校验位。这些生产线
可用于硬连线的
RT地址，也可以
可通过跳线设置， DIP
开关，或
TTL / CMOS锁存器。
图3 - 典型的接口连接
艾法斯电路技术
SCD7005 REV B 01年8月2日
纽约州Plainview的（ 516 ） 694-6700
RTAD0
AEROFLEX [ AEROFLEX CIRCUIT TECHNOLOGY ]
