V
DD1
A0
A1
A2
A3
A4
A5
E2
V
SS
E3
W0
A6
A7
A8
A9
A10
V
DD2
设备操作
DQ0(2)
DQ1(2)
DQ2(2)
DQ3(2)
DQ4(2)
DQ5(2)
DQ6(2)
DQ7(2)
V
SS
DQ0(3)
DQ1(3)
DQ2(3)
DQ3(3)
DQ4(3)
DQ5(3)
DQ6(3)
DQ7(3)
DQ0(0)
DQ1(0)
DQ2(0)
DQ3(0)
DQ4(0)
DQ5(0)
DQ6(0)
DQ7(0)
V
SS
DQ0(1)
DQ1(1)
DQ2(1)
DQ3(1)
DQ4(1)
DQ5(1)
DQ6(1)
DQ7(1)
68 67 66 65 64 63 62 61 60 59 58 57 56 555453 52
1
51
2
50
3
49
4
48
5
47
顶视图
6
46
7
45
8
44
9
43
10
42
11
41
12
40
13
39
14
38
15
37
16
36
17
35
1819 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34
V
DD2
A11
A12
A13
A14
A15
A16
E0
G
E1
A17
W1
W2
W3
A18
V
DD1
V
SS
在UT8CR512K32每个芯片有三个控制输入所谓的
使能（EN ） ，写使能（WN ）和输出使能（ G） ; 19
地址输入， A（ 18 ： 0 ） ;和8双向数据线，
DQ （7 ：0）。该设备使能（EN ）控制设备的选择，
活性，和待机模式。断言恩使得装置，
导致我
DD
上升到它的活性值，并对其进行解码的19地址
输入每个存储单元片选择的2,048,000字节
内存。 Wn的控制读，写操作。在读
周期，G必须置为使能输出。
表1.设备操作真值表
G
X
X
1
0
WN
X
0
1
1
EN
1
0
0
0
I / O模式
3-state
DATA IN
3-state
数据输出
模式
待机
写
读
2
读
图2为17ns SRAM引脚68 ）
引脚名称
A(18:0)
DQ （ 7 ： 0 ）
EN
W
G
V
DD1
V
DD2
V
SS
地址
数据输入/输出
启用
写使能
OUTPUT ENABLE
功率（ 1.8V ）
电源（ 3.3V ）
地
注意事项：
1. “X”被定义为“不关心”状态。
2.设备激活;输出禁用。
读周期
Wn的组合比V更大
IH
（分钟）与恩和G少
比V
IL
（最大值）定义一个读周期。读访问时间
从设备的后测得的使能，输出使能，或有效
处理到有效数据输出。
SRAM读周期1 ，地址的访问是通过更改启动
在地址输入时被启用为G芯片的断言和
WN无效。出现有效数据的数据输出DQN （ 7 ： 0 ）
指定的T后
AVQV
是满意的。输出保持活跃
在整个周期。只要设备使能和输出
使被激活时，输入地址可能会改变的速率相等
到最小读周期时间（t
AVAV
).
SRAM读周期2芯片使能控制的访问是
由恩发起去激活一边将保持有效， Wn中
仍然拉高，且地址保持稳定的
整个周期。指定的T后
ETQV
被满足时， 8位
字由A处理（ 18：0）被访问并显示在数据
输出DQN （7 ：0）。
SRAM读周期3 ，输出使能控制的访问是
由G去主动连接时断言开始， Wn中
无效状态，并且地址是稳定的。读访问时间
t
GLQV
除非吨
AVQV
或T
ETQV
还没有得到满足。
2
AEROFLEX [ AEROFLEX CIRCUIT TECHNOLOGY ]
