数据表
1999年6月
ORCA
系列3C和3T的FPGA
高达10比特。每组缓冲区可以喂成
与门（4-输入AND为四位基和2-
输入与另外两个缓冲器） 。这些与门
然后送入一个3输入门，其可以被配置为
任一个与门或OR门。 3-的输出
输入门是可逆的，并且在减速输出输出
该SLIC的。图16示出在SLIC中充分解码器
模式。
在SLIC的功能是由两个解析
半字节组和2位缓冲区组。每
这些基团可以独立运作的BIDI缓冲的
ERS （带或不带的nibble-三态功能
广泛的群体），或者作为
PAL /解码器。
如在存储器模式部分中，讨论了如果在SLIC
被放置到的模式之一，其中它包含
缓冲器和解码或AOI的功能（例如，
BUF_BUF_DEC模式） ， DEC的输出可以被选通
与三态输入信号。这允许最多6个输入
解码（例如， BUF_DEC_DEC模式）加上三态
输入到控制多达四个缓冲器的使能/禁止
每个SLIC 。图12 ，图16显示组态数
该SLIC的口粮，而表6显示了所有所提供的可能的
BLE模式。
表6. SLIC模式
模式
#
1
2
3
4
5
6
7
8
可编程逻辑单元
（续）
补充逻辑和互联细胞
（ SLIC ）
每个PLC包含一个附加的逻辑及其内部
NECT细胞（ SLIC ）嵌入式PLC的路由中，输出
在PFU的一面。正如其名称所示， SLIC
执行逻辑和互连（路由）功能
系统蒸发散。其主要特点是3 statable ，双向缓冲的
器，和一个
PAL-样
解码能力。图11示出了
一个SLIC的图与所有显示的特点。所有
在SLIC的模式不可用一次。
每个SLIC包含10个双向（ BIDI ）缓冲器，
能的每个缓冲器驱动左和/或右出的
SLIC 。这些BIDI缓冲区是双四核的性质，
被分成2组，每组四（半字节），和一个
第三组中的两个用于控制。每个组的
比迪可从左侧（BLI [9： 0]）驱动到右侧
（BRO [9：0 ] ），右（BRI [9： 0]）的左侧（ BLO [9： 0]） ，或
从中央输入（I [9： 0]）的左侧和/或右侧。
该中心投入直接来自PFU输出
（O [ 9 ： 0 ] ） 。每次在半字节组的比迪烟的
也有一个三态缓冲器能力，但不能在第三
组。
有一个三态控制（ TRI）为每个SLIC ，用
的能力以反转或禁用三态控制为
每个组的4比迪。独立的三态控制
每个半字节组是可以实现的使用
SLIC的解码器（ DEC ）输出，通过组驱动
2比迪，控制一个BIDI半字节的三态
在使用三信号来控制的三态
其他BIDI蚕食。图12和图13示出了
SLIC在缓冲模式与现有三态控制
在三和DEC的信号。如果整个SLIC行事
缓冲容量，在DEC输出可用于gen-
受这个恒定的逻辑1 （ VHI ）或逻辑0 （ VLO ）信号
一般用途。
在SLIC还可以用来产生
PAL-样
而─
或可选购的反转（ AOI）功能或解码器
模式
卜FF器
BUF_BUF_DEC
BUF_DEC_BUF
BUF_DEC_DEC
BUF
[3:0]
卜FF器
卜FF器
卜FF器
卜FF器
BUF
[7:4]
卜FF器
卜FF器
解码器
卜FF器
卜FF器
BUF
[9:8]
卜FF器
解码器
卜FF器
卜FF器
解码器
卜FF器
解码器解码器
DEC_BUF_BUF解码器
DEC_BUF_DEC解码器
解码器
DEC_DEC_BUF解码器解码器
解码器解码器解码器
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AGERE [ AGERE SYSTEMS ]
