ORCA
系列3C和3T的FPGA
数据表
1999年6月
J.
这些都是10开关输出路由段
从PFU 。它们连接到PLC的开关
段，并分别输入到SLIC 。
K.
这些线路传送所述辅助信号的时钟使能
（ CE ） ，局部置位/复位（ LSR ） ，前端选择（ SEL ） ，
加/减/写使能（ ASWE ） ，以及所述
传送信号（ CIN和FCIN ）锁存器/农民田间学校。
L.
这是本地时钟缓冲器。任何水平的
和垂直xL的线条可以驱动的时钟输入
PLC锁定/农民田间学校。该时钟布线段
（ VCLK和HCLK ）和多路复用器/驱动器使用
要连接到的低偏移的xL的路由段，
低延时的全球信号。
M.
这些路由段被用来路由为快
从邻近的四台PLC携带信号到/ 。该
进位输出（ COUT ）和注册进位（的REGISTRATION
COUT ）也可路由出PFU的。
N.
这是E2的控制路由段。它从
在SLIC DEC输出到
FINS
并且还提供了
连接到所有的Xbid段。
O.
所述XH路由段中运行的二分之一的长度
阵列的（宽度）之前由一个CIP被打破。
P.
这些CIPS连接XH段的XSW
段。
Q.
所述的Xbid段用于在SLIC连接到
该XSW段， ×1段， X5的段，并
xL的线条，以及提供了对角的PLC
PLC的连接。
R.
这些CIPS提供从的Xbid连接段
ments到饲料PFU的E1 / E2路由段
控制输入CE ， LSR ， CIN ， ASWE ， SEL和
时钟输入。可替换地，这些CIPS连接
BIDI线到解码器（ DEC）的输出在SLIC的，
用于路由DEC的信号。
S.
这些时钟棘（ VCLK和HCLK ）与
多路复用器和驱动器连接到xL的路由
段。
T.
这些CIPS连接的Xbid段切换
在对角和垂直相邻节段
PFU就能完成。
U.
这些CIPS连接XSW段的PFU输出
把段。
V.
这些CIPS连接XSW细分垂直
相邻PFU就能。
W.This
就是SLIC三态控制路由段
从
FINS
到SLIC三态控制。
X.
这是E1的控制路由段。它提供了一个
所有的Xbid段PFU输入路径。
Y.
这些CIPS用于选择哪个的Xbid段
如上述被连接到E1 / E2信号
(R).
可编程逻辑单元
（续）
PLC结构介绍
图21是PLC的建筑图纸（如
可见
ORCA
代工） ，反映了PFU ，分轨
荷兰国际集团的段，和CIPS 。每个的讨论
图中的字母如下。
A.
这些交换路由段（ XSW ）的
给路由器的灵活性。一般来说交换理论，
越级别的间接寻址中有路由，
更可路由的网络。该XSW段
ments也可以连接到在相邻的XSW线
PLC等。
B.
这些CIPS连接X1的路由。这些都是
位于在PLC的中间，以使块
连接到水平×1的任一左端
从右侧或hori-的右端段
从左边或两者宗塔尔×1段。由对称性
尝试，相同的原理被用在垂直
方向。
C.
这组CIPS的用于连接的x1和X5的
网的XSW段或其他X1与X5
网。在主对角线的CIPS允许数据
在逐位的基础上，从传播X1蚊帐
该XSW段和x1和X5的网之间。
D.
这种结构是所述补充逻辑和接口
连接电池或SLIC 。它包含3 statable双向
tional缓冲器以及用于建筑物的解码器和
与或反转式结构。
E.
这些是初级和次级元件
所述柔性输入结构或
FINS 。 FINS
是一个开关
矩阵，提供高连接，同时保留
路由功能。
FINS
还包括反馈
路径softwired LUT实现。
F.
这是PFU的输出开关矩阵。它是一种复杂的
开关网络其中，像
FINS
在输入端，亲
国际志愿组织的高连通性和维护路由能力。
G.
这套CIPS的允许的Xbid段传递
一个信号向/从每侧XSW段。该
比迪烟可以通过XSW段访问PFU
求。这些CIPS允许数据通过路由
比迪烟的扩增或三态控制
继续到另一个PLC 。他们还提供了一个替代方案
本机的路由资源，提高布通率。
H.
这些CIPS用于从/数据传输到
的Xbid段向/从x1和xL的路由段
求。这些CIPS进行了优化，使
比迪烟缓冲器驱动通常所见的负载
当使用每种类型的路由段的。
I.
时钟输入PFU 。
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