ORCA
系列3C和3T的FPGA
数据表
1999年6月
从所得到的信号
PCM
必须满足的FPGA
时序规范。有可能通过指定的脉冲
采用占空比调整过于狭窄，
功能在FPGA 。例如，如果一个40 MHz时钟
加倍到80兆赫和6.25 ％的占空比被选择时，
其结果将是一个重复的每一个780 ps的脉冲
12.5纳秒。这个脉冲下降的时钟脉冲宽度的外
说明书和无效。
使用分频器DIV2 ，能够以指定的时钟mul-
64个输入时钟和之间tiplication因子
输出系统时钟。如上面所提到的，所得到的
频率必须满足所有FPGA时序规格。
输入时钟也必须符合最低规格
系统蒸发散。输入时钟速率低于
PCM
时钟
最低限度，不能使用即使相乘输出是
在允许范围内。
使用的
PCM
来调整时钟信号，以消除
一个特殊的问题，例如单建立时间违例
化，不鼓励。一个小的转变，延迟，占空比，或
相位纠正的单点问题本质上是
异步补丁到一个同步系统， mak-
荷兰国际集团的系统不太稳定。这种类型的局部问题，
相对于全局时钟控制问题于设备一样
广时钟延迟，通常可以通过被淘汰
更稳健的设计手法。如果这种变化是
制作，设计人员必须认识到，这取决于
作出的变化的程度，设计可能无法
在不同的速度等级或电压正常运行
级（例如，图3C与3T） ，或者甚至在不同的生产
很多相同的装置。
分频器DIV2是在DLL的模式为可用
Express-
CLK
输出，但它的使用不建议使用免税
周期调整时钟。
可编程时钟管理器（ PCM ）
（续）
高速内部处理慢速的I / O
该
PCM
PLL模式提供了两个输出，一个发送到
FPGA和全球系统时钟路由
其他的
ExpressCLK （多个）
服务于FPGA的I / O 。
该
ExpressCLK
的输出
PCM
有一个鸿沟capa-
相容性（ DIV2 ），该系统时钟输出没有。这
特征允许一个输入时钟可以倍频到一个
更高的频率进行高速的内部处理，
并且还允许
ExpressCLK
输出到分
下降到一个较低的频率，以适应偏离的FPGA
数据传输。例如， 10MHz的输入时钟可
相乘（见时钟倍频的相位
锁相环（ PLL）的方式小节）到25MHz （ DIV0
= 4， DIV1 = 5， DIV2 = 2）并输出到FPGA
ExpressCLK 。
这使电路能在运行的I / O的
25兆赫（ （2 * 5）/ 4 * 10兆赫） 。系统时钟会运行
在DIV2倍
ExpressCLK
率，其值为2倍
的25 MHz或50 MHz的。这种设置使得内部亲
cessing发生在开/关装置的速度的两倍的I / O
接送。
PCM的注意事项
注意不要在使用的应用
PCM 。
有一
的配置是可能的数
PCM
这在理论上是有效的，但可能不会产生可行
结果。本节将介绍其中一些situa-的
系统蒸发散，并应留给用户的理解
必须作案时避免缺陷的种类
fying时钟信号。
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