数据表
1999年6月
ORCA
系列3C和3T的FPGA
时序特性
（续）
表62.主并行配置模式时序特性
OR3Cxx商业： V
DD
= 5.0 V± 5 ％ ， 0 ℃，
＆ LT ;
T
A
＆ LT ;
70 ℃;工业： V
DD
= 5.0 V± 10 ％ ， -40°C
＆ LT ;
T
A
＆ LT ;
+85 °C.
OR3Txxx商业： V
DD
= 3.0 V至3.6 V ， 0 ℃，
＆ LT ;
T
A
＆ LT ;
70 ℃;工业： V
DD
= 3.0 V至3.6 V ， -40°C
＆ LT ;
T
A
＆ LT ;
+85 °C.
参数
RCLK到地址有效
D [ 7 ： 0 ]建立时间RCLK高
D [ 7 ： 0 ]保持时间RCLK高
RCLK低时间（ M3 = 0 ）
RCLK高时间（ M3 = 0 ）
RCLK低时间（ M3 = 1 ）
RCLK高时间（ M3 = 1 ）
CCLK到DOUT
符号
T
AV
T
S
T
H
T
CL
T
CH
T
CL
T
CH
T
D
民
—
60.00
0.00
7.00
1.00
7.00
1.00
—
最大
60.00
—
—
7.00
1.00
7.00
1.00
5.00
单位
ns
ns
ns
CCLK周期
CCLK周期
CCLK周期
CCLK周期
ns
注意事项：
在RCLK期由7个CCLK的RCLK低一CCLK的RCLK高。
串行数据被发送从DOUT 1.5 CCLK周期后的字节是输入通过D [ 7：0] 。
A[17:0]
T
AV
RCLK
T
S
D[7:0]
字节n
T
H
BYTE N + 1
T
CH
T
CL
CCLK
DOUT
T
D
D0
D1
D2
D3
D4
D5
D6
D7
5-6764(F)
图84.主并行配置模式时序图
朗讯科技公司
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