数据表
1999年6月
ORCA
系列3C和3T的FPGA
1个时钟占空比调整
输入时钟的占空比调整副本可以
建于DLL模式。占空比可
在输入时钟的1/32 （ 3.125％ ）的增量调节
期。 DLL 1X时钟模式通过设置第4位
寄存器5到1 ，并输出时钟源选择
是通过设置寄存器6 ，位[ 5 ： 4] 01
ExpressCLK
输出，和/或位[7： 6] 01为系统
时钟输出。占空比百分比值是
寄存器4输入。请参见注册四个节目
详细信息以获取更多信息。占空比值也
在表27的第三列所示。
表27. DLL模式延迟/ 1X占空比
编程值
寄存器4 [7 ：0]的
76543210
00XXX000
00XXX001
00XXX010
00XXX011
00XXX100
00XXX101
00XXX110
00XXX111
01XXX000
01XXX001
01XXX010
01XXX011
01XXX100
01XXX101
01XXX110
01111XXX
10000XXX
10001XXX
10010XXX
10011XXX
10100XXX
10101XXX
10110XXX
10111XXX
11000XXX
11001XXX
11010XXX
11011XXX
11100XXX
11101XXX
11110XXX
延迟
(CLK_IN/32)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
占空比
（ CLK_IN的％）
3.125
6.250
9.375
12.500
15.625
18.750
21.875
25.000
28.125
31.250
34.375
37.500
40.625
43.750
46.875
50.000
53.125
56.250
59.375
62.500
65.625
68.750
71.875
75.000
78.125
81.250
84.375
87.500
90.625
93.750
96.875
75
可编程时钟管理器（ PCM ）
（续）
延迟锁定环（ DLL ）模式
DLL模式用于执行一个延迟的时钟
（相位调整） ，时钟倍频和占空比
调整。所有的DLL函数从延迟线干
有32个抽头。延迟的输入时钟从varchar拉
白条水龙头和处理，以实现所需
结果。有一个在DLL模式下没有反馈时钟， provid-
荷兰国际集团一个非常稳定的输出和一个快速锁定时间的输出
把时钟。
DLL模式选择通过设置位0
PCM
注册
5至0为各子模式的设置
DLL的模式将在以下段落中描述。
分频器DIV0可以与任何DLL的模式的使用
由1至8的整数因数来划分所述输入时钟
在实施之前的DLL进程。
延迟时钟
输入时钟的延迟版本可以构造
在DLL模式。所述输出时钟可以由延迟
的输入时钟周期的1/32的增量。表达
在延迟模式CLK和系统CLK输出
到10或11 ：通过设置寄存器6 ，位[ 4 ]中选择
ExpressCLK
输出，和/或位[7： 6] 10，用于制
时钟输出。延迟值被输入到寄存器4 。
请参见注册四个编程细节如需更多信息
息。延迟值也示于所述第二协作
UMN表27 。
需要注意的是，当寄存器6 ，位[ 5 ： 4 ]设置为11，
ExpressCLK
输出由一个整数因子从分
为1〜8 ，而系统时钟不能被分割。该
ExpressCLK
提供分压器，这样， I / O时钟
通过提供
ExpressCLK
可以运行慢
内部系统时钟。这允许非常快的间
同时保持较慢的接口，最终处理
速断片，以提高噪声和功耗perfor-
曼斯或互操作的系较慢的设备
统。的除数
ExpressCLK
频率
在寄存器中的两个选择。见寄存器2编程
明详细了解更多信息。
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