ORCA
系列3C和3T的FPGA
数据表
1999年6月
为CLKCNTRL块的源时钟到来
无论是从
ExpressCLK
在键盘的中间
在FPGA或者从角侧
ExpressCLK
路线
这是来自角落
ExpressCLK
垫（在
该装置的左下或右上，取
更近） 。可编程时钟管理器
ExpressCLK
输出还可以采购到这个角落路由
分布在两个最接近CLKCNTRL块。
每个CLKCNTRL块还设有一个可逆
STOPCLK
切断输入，可从本地rout-
ING 。此功能可以用于glitchlessly停止和
开始时钟在每个CLKCNTRL的三个输出
块，并且对任一的上升这样的选择
或下降时钟边沿。当该时钟停止
基于其上升沿，它停止并保持在V
DD
.
当它是基于其下降沿停止时，停止
并保持在GND 。如果
STOPCLK
切断信号满足
在CLKCNTRL建立和保持时间，时钟
停在切断之后的第二个时钟周期显
宇空。底部CLKCNTRL块的图，
STOPCLK
定时示于图35 。
特殊的功能块
（续）
启动逻辑
启动逻辑块位于右下cor-
仪在FPGA中。该模块可CON连接gured到coor-
系下GSRN ，所述的释放的相对定时
激活所有用户I / O ，以及的断言
在CON组fi guration结束DONE信号。如果一个启动
时钟用于计时这些事件时，启动时钟
可以来自CCLK的，或者它可以被路由到起动
了块使用右下角的布线资源。
这些信号在启动小节中描述
FPGA国行动的部分。
时钟控制（ CLKCNTRL ）和
STOPCLK
有一个CLKCNTRL块的中间部分
在FPGA上的每一侧上的interquad路由。这
块可用于有选择地分配的快时钟
PLC的阵列和左（上）和右（下）
ExpressCLKs （ ECKL和ECKR ）向的侧
阵列的CLKCNTRL块所在。
CORNER ExpressCLK
时钟快关
EXPRESSCLK LEFT
快速时钟
EXPRESSCLK RIGHT
OFF_SET
OFF_SET
OFF_HLD
时钟快关
OFF_HLD
CLKCNTRL输出
钟
5-5981(F)
注意事项：
CLKCNTRL输出时钟ExpressCLK左，右和快速的时钟。
显示时钟关断高电平有效作用于时钟的下降沿。
图35.顶部CLKCNTRL功能块
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