OR3T30-7S240 参数 Datasheet PDF下载

型号：	OR3T30-7S240
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内容描述：	3C和3T现场可编程门阵列 [3C and 3T Field-Programmable Gate Arrays]
分类和应用：	现场可编程门阵列可编程逻辑栅
文件页数/大小：	210 页 / 4391 K
品牌：	AGERE [ AGERE SYSTEMS ]

ORCA

系列3C和3T的FPGA

数据表

1999年6月

时钟延迟最小化

PLL模式可以被用来最小化的效果

输入缓冲器和输入路由延迟的时钟信号。

PLL模式使反馈时钟信号的调整

相位与输入时钟（参考回块dia-

克中的图45），使它们之间的延迟是

有效地消除。

有来自相邻的专用反馈路径

中间CLKCNTRL块到

PCM 。

利用角落

ExpressCLK

垫作为输入到

PCM

和使用该

专用的反馈路径，从时钟

Express-

CLK

的输出

PCM ，

截至CLKCNTRL观看

块，将被逐步对准

ExpressCLK

输入

对

PCM 。

这些关系图解中

图47 。

反馈时钟也可以被输入到所述

PCM

从

一般的路由。这允许用于补偿延迟

之间的

PCM

输入和在一般rout-一个点

ING 。使用该路由反馈路径的不gener-

盟友建议。因为补偿是基于

时钟上的可编程的路由，该量

延迟补偿可以FPGA很多，各不相同

制造工序，并且将随每一次的

反馈线采用不同的资源进行路由。 CON-

圆通朗讯科技公司的应用笔记顾及─

荷兰国际集团采用路由反馈延迟补偿。

可编程时钟管理器（ PCM ）

（续）

2个时钟占空比调整

一倍的频率，占空比的调整版本

输入时钟可以在DLL的方式来构造。第一

的2倍的时钟输出的时钟周期中发生的输入时

时钟为高，并且所述第二周期时，会发生

输入时钟是低的。占空比可以调节

输入时钟周期的1/32 （ 6.25％）的增量。

此外，每两个倍增时钟周期即

发生在一个单一的输入时钟周期可以被调节以

具有不同的占空比。 DLL 2X时钟模式

通过置位寄存器5的4至1选择，并通过

设置寄存器6 ，位[ 5 ： 4] 01

ExpressCLK

OUT-

放，和/或位[7： 6] 01为系统时钟输出。该

占空比百分比值输入寄存器

3 。请参见注册三个编程的详细更多

信息。占空比值，其中的两个周期

倍时钟具有相同的占空比，也示

在表28中。

表28. DLL模式延迟/ 2X占空比

编程值

寄存器3 [7：0 ]

76543210

00000000

00001001

00010010

00011011

00100100

00101101

00110110

00111111

11000000

11001001

11010010

11011011

11100100

11101101

11110110

占空比

(%)

6.25

12.50

18.75

25.00

31.25

37.50

43.75

50.00

56.25

62.50

68.75

75.00

81.25

87.50

93.75

延迟

补偿EQUALS DELAY

角落

ExpressCLK

输入

CLKCNTRL

ExpressCLK

无输出

使用PCM

延迟补偿

CLKCNTRL

ExpressCLK

产量

使用PCM

5-5980(F)

图47. ExpressCLK延迟最小化

利用PCM

锁相环（PLL）的方式

的PLL模式

PCM

用于时钟乘法

化（ 1 /8倍至64倍）和时钟延迟最小化功能

系统蒸发散。 PLL功能利用的

PCM

分频器和

使用反馈信号，往往从FPGA阵列。该

使用反馈与每个PLL子模式的讨论。

PLL模式通过设置寄存器5位为0

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