数据表
1999年6月
ORCA
系列3C和3T的FPGA
时序特性
（续）
特殊的功能块计时
表49.微处理器接口（ MP I）时序特性
OR3Cxx商业： V
DD
= 5.0 V± 5 ％ ， 0 ℃，
＆ LT ;
T
A
＆ LT ;
70 ℃;工业： V
DD
= 5.0 V± 10 ％ ， -40°C
＆ LT ;
T
A
＆ LT ;
+85 °C.
OR3Txxx商业： V
DD
= 3.0 V至3.6 V ， 0 ℃，
＆ LT ;
T
A
＆ LT ;
70 ℃;工业： V
DD
= 3.0 V至3.6 V ， -40°C
＆ LT ;
T
A
＆ LT ;
+85 °C.
速度
参数
符号
–4
–5
–6
–7
单位
最小值最大值最小值最大值最小值最大值最小值最大值
PowerPC的
接口时序
(T
J
= 85°C ，V
DD
=分钟）
传输延迟确认（ CLK到TA ）
爆禁止延迟（ CLK为BIN ）
传输延迟确认为高阻抗
爆禁止延迟到高阻抗
写数据建立时间（数据TS ）
写数据保持时间（从CLK数据，同时MPI_ACK低）
地址建立时间（地址为TS ）
地址保持时间（地址从CLK ，而MPI_ACK低）
读/写设置时间（R / W到TS）的
读/写保持时间（ R / W从CLK ，而MPI_ACK低）
片选建立时间（ CS0 ， CS1到TS ）
芯片选择保持时间（ CS0 ， CS1从CLK ）
用户地址的延迟（垫到UA [3： 0]）
用户读/写延迟（垫URDWR_DEL ）
TA_DEL
BI_DEL
TA_DELZ
BI_DELZ
WD_SET
WD_HLD
A_SET
A_HLD
RW_SET
RW_HLD
CS_SET
CS_HLD
UA_DEL
URDWR_DEL
— 11.6 —
— 11.6 —
(2)
—
—
(2)
—
—
0.0 — 0.0
0.0 — 0.0
0.0 — 0.0
0.0 — 0.0
0.0 — 0.0
0.0 — 0.0
0.3 — .25
0.0 — 0.0
— 3.3 —
— 7.0 —
9.3
9.3
(2)
(2)
—
—
—
—
—
—
—
—
2.6
5.4
—
—
—
—
0.0
0.0
0.0
0.0
0.0
0.0
.14
0.0
—
—
8.0
8.0
(2)
(2)
—
—
—
—
—
—
—
—
2.3
4.2
—
—
—
—
0.0
0.0
0.0
0.0
0.0
0.0
.12
0.0
—
—
6.8
6.8
(2)
(2)
—
—
—
—
—
—
—
—
1.9
3.6
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
i960
接口时序
(T
J
= 85°C ，V
DD
=分钟）
地址/数据选择ALE （ ADS ，到ALE低）
地址/数据选择ALE （ ADS ，由ALE低）
就绪/接收延迟（ CLK到RDYRCV ）
就绪/接收延迟到高阻抗
写数据建立时间
写数据保持时间
地址建立时间（地址到ALE低）
地址保持时间（地址由ALE低）
字节使能建立时间（ BE0 ， BE1到ALE低）
字节使能保持时间（ BE0 ， BE1从ALE低）
读/写建立时间
读/写的保持时间
片选建立时间（ CS0 ， CS1到CLK ）
(1)
芯片选择保持时间（ CS0 ， CS1从CLK ）
(1)
用户地址的延迟（CLK低到UA [3： 0]）
用户读/写延迟（垫URDWR_DEL ）
ADSN_SET
ADSN_HLD
RDYRCV_DEL
RDYRCV_DELZ
WD_SET
WD_HLD
A_SET
A_HLD
BE_SET
BE_HLD
RW_SET
RW_HLD
CS_SET
CS_HLD
UA_DEL
URDWR_DEL
2.0 —
0.0 —
— 11.6
(2)
—
(3)
—
(4)
—
2.0 —
2.0 —
2.0 —
2.0 —
(3)
—
(4)
—
2.0 —
0.0 —
— 6.6
— 7.0
1.8
0.0
—
—
(3)
(4)
—
—
9.3
(2)
1.6
0.0
—
—
(3)
(4)
—
—
8.0
(2)
1.4
0.0
—
—
(3)
(4)
—
—
6.8
(2)
1.8
1.8
1.8
1.8
(3)
(4)
1.8
0.0
—
—
—
—
—
—
—
—
—
—
—
—
4.3
5.4
0.50
0.51
0.50
0.51
(3)
(4)
0.45
0.0
—
—
—
—
—
—
—
—
—
—
—
—
4.1
4.2
—
—
— 0.42
— 0.44
— 0.42
— 0.44
(3)
—
(4)
—
— 0.38
0.0 —
— 3.5
— 3.6
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1.对于用户系统的灵活性，
CS0
和CS1可设置为三个时钟上升沿的任何一个，与时钟上升沿时开始
MPI_STRB
是低的。如果两个片选有效，并且建立时间满足， MPI将锁存片选状态，
CS0
和CS1可去
读/写周期结束前无效。
2. 0.5 MPI_CLK 。
3.写数据和W / R必须从两个ADS和CS0和CS1确认后的时钟周期有效启动。
4.将数据和W / R必须保持到微处理器接收到有效RDYRCV 。
注意事项：
读取和写入的描述是参照主微处理器;例如，读是主读（ PowerPC的，
i960)
从FPGA 。
PowerPC的
和
i960
定时向/从时钟相对于在所述FPGA的微处理器接口时钟引脚（ MPI_CLK ）的时钟。
朗讯科技公司
115
AGERE [ AGERE SYSTEMS ]
