数据表
2004年2月
大使
T8110L H.100 / H.110开关
6时钟架构
（续）
6.4时钟电路工作， APLL1
（续）
6.4.2主要与资源分配器
两个独立的可编程分频器可分割下来的主时钟选择信号。该功能
化范围为除以1 （旁路）向分频256 。
!
!
供的二进制分频值1 ，2，4 ，8，16 ，32，64 ，128，和256时，输出为50 ％的占空比。
为193分频值时，输出是几乎50％的占空比（低电平持续时间大于一个时钟周期更短
高层次的持续时间）。
为
所有
其他分频器的值时，输出是一个脉冲，其宽度是主时钟选择信号的一个完整周期。
!
这两个分频器的输出提供给DPLL1和APLL1参考选择。主分频器的输出
也可在PRI_REF_OUT芯片的输出。
这两个分频器复位时X和Y时钟寄存器组之间的切换检测;见第6.3节
6.4.3 DPLL1
一种数字锁相环被提供，以产生4.096 MHz或2.048 MHz的参考APLL1 ，可选经由
注册0x0020B （ DPLL1率） 。该DPLL1工作在32.768兆赫，从XTAL1晶振输入导出。该
DPLL1同步源是可选的（注册0x0020A ， DPLL1输入选择器）的主时钟之间
选择信号，所述资源分配器，或主分频器的输出端的输出，并意在预
sented为8 kHz的帧参考。 DPLL1被确定为是在锁定或失锁，基于所述状态
当一个边缘过渡的同步源检测到的输出时钟。失锁的情况会导致一个
DPLL1校正，这可以延长或30.5纳秒缩短其电流输出时钟周期。
6.4.4参考选择
该APLL1参考时钟是通过寄存器0x00202 ， APLL1输入选择五种可能的来源之间进行选择。
必须提供4.096 MHz或2.048 MHz参考。五个可能的来源如下所示：
!
!
!
!
!
XTAL1晶体（ 16.384 MHz）的分频-4-
主分频器输出
资源分频器输出
DPLL1输出
PRI_REF_IN外部输入芯片
6.4.5内部时钟发生器
T8110L的主要内部功能是同步的APLL1的65.536 MHz的输出。这个时钟是进一步
分频以产生32.768兆赫， 16.384 MHz和8 kHz的内部参考信号。额外的除法降值
到8.192 MHz， 4.096 MHz和2.048 MHz的产生。这些生成的时钟源H1x0 ，
H- MVIP ，
MVIP ，
和SC -总线时钟时， T8110L是掌握总线的时钟;参见第6.2节第53页。
这些内部产生的时钟可以是自由运行的，或者可以被对准到进入的主要选择
时钟和帧，经由相位对准电路（见7.4.5.1 ） 。
杰尔系统公司
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