数据表
1997年4月
T7121 HDLC接口用于ISDN （ HIFI - 64 ）
销信息
（续）
表2.引脚说明
（续）
针
21
符号
CLKR / DRB
TYPE
I
名称/功能
接收时钟或接收数据B.
该引脚的功能由控制
编程中的接收器控制寄存器（ R5 - B6 ）的P21CTL位。当
P21CTL被清0 （默认值） ，此引脚是接收数据时钟（ CLKR ） 。
接收时钟频率必须小于芯片的主时钟频率
由图2（ fCLKR < FCLK / 2）划分。在复位时，接收到的数据（锁存）的利培
荷兰国际集团CLKR的边缘。数据可以在接收时钟的下降沿被接收
通过清除CLKRI位在寄存器9（ R 9 -B0 ）为0 ，接收时钟速率可以是
独立的发射时钟速率。
当P21CTL （ R5 - B6 ）设置为1时，此引脚CON组fi gured作为接收数据B
（ DRB ） 。时钟用于接收数据从CLKX获得，而CLKRI （ R9 - B0 ）
控制CLKX的边缘用来锁存接收到的数据。在这种模式中，数据可以
于DRA或DRB中被接收。 DRB选择通过设置稳压的DRA / B位
存器8 （R 8 〜B7 ）为1的数据可以任选地反转（DRI中，R11 - B7）和
在用户选择的时间段（寄存器8 ，9，11 ）与所接收的位0或7位
科幻RST （ RLBIT R11 - B6 ） 。
时钟。
这个时钟控制芯片内部操作。它可以是从0 MHz到
12兆赫。通常，它是6.144兆赫（即SYSCKO从朗讯T7250C ） 。
时钟频率必须大于最快的数据时钟2倍频
昆西。
地址总线。
这四个地址引线允许通过一个被访问的芯片
微处理器采用独立的地址和数据线。它们被用来
选择的内部寄存器。 ALE引脚应在此模式下置为高电平
操作。
这些引脚可以悬空在复用的地址/数据模式时，
（内部上拉电阻，被提供） 。
+5 V电源。
23
CLK
I
24, 25, 26,
27
A3—A0
I
28
V
DD
—
朗讯科技公司
7
AGERE [ AGERE SYSTEMS ]
