设备咨询
1999年9月
T7633设备咨询了设备的1.0版
介绍
此通报适用于T7633双T1 / E1 3.3 V短程终结者在1998年的五月描述
T7633双T1 / E1 3.3 V短程终结者
高级数据表（ DS98-244TIC ） 。
微处理器的时序要求
本节介绍的修改与微处理器的接口时序信息，以保证正确的
功能行界面清晰的读状态寄存器， LIU_REG0的，在地址400和A00 （十六进制） 。
为了清楚的读（ COR ）注册LIU_REG0清除，片选（ CS）和地址值（ AD0 - AD7和
A8 - A11 ， A0或-A11 ）必须是活动的或者在完成读取后，下面的时间间隔（ RD ）
或数据选通（ DS）的脉冲。
1.如果存在两个微处理器时钟（ MPCK ）周期。
s
s
33 MHz的最高。
3 MHz的最低水平。
2.两个内部SYSCK周期，如果MPCK不存在。
s
内部SYSCK是16倍的线路速率（ 24.704兆赫DS1或32.768兆赫CEPT ）的时钟。
两个内部SYSCK周期，在16倍的线路速率，相当于81纳秒的DS1和61纳秒的CEPT 。如果
MPCK存在时，该时间间隔的范围可以从61纳秒到667纳秒取决于特定的重复
利率选择MPCK 。从T7633提前数据表中的微处理器接口时序表
如表1所示，第2页微处理器接口I / O时序规范修订后的时序断路器中
移植在表中（注*和† ） 。的时序图，其中并没有改变，如图1-
网络连接gure 8 。
对于其中MPCK不存在的情况下，建议的RD的无效之间的保持时间
或DS和CS的无效是至少110毫微秒，以提供安全边际。
这一要求在T7633提前数据表中指定。
终止的成帧器部分内部锁存译码寄存器地址的逻辑中清除
成帧器CORS ，并且它不需要该时刻修改。
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