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    HCPL-092J 参数 Datasheet PDF下载

    HCPL-092J图片预览
    型号： HCPL-092J
    PDF下载： 下载PDF文件 查看货源
    内容描述： 高速数字隔离器 [High Speed Digital Isolators]
    分类和应用：
    文件页数/大小： 13 页 / 452 K
    品牌： AGILENT [ AGILENT TECHNOLOGIES, LTD. ]
     浏览型号HCPL-092J的Datasheet PDF文件第5页浏览型号HCPL-092J的Datasheet PDF文件第6页浏览型号HCPL-092J的Datasheet PDF文件第7页浏览型号HCPL-092J的Datasheet PDF文件第8页浏览型号HCPL-092J的Datasheet PDF文件第9页浏览型号HCPL-092J的Datasheet PDF文件第10页浏览型号HCPL-092J的Datasheet PDF文件第12页浏览型号HCPL-092J的Datasheet PDF文件第13页  
    传播延迟，脉冲宽度
    失真和传播时延差
    传播延迟的数字
    优点，介绍如何
    很快的逻辑信号传播
    通过如图所示的系统中
    网络连接gure 3 。
    的传播延迟，从低到
    高，T
    PLH
    是所需的时间量
    所需的输入信号以
    传播到输出，从而引起
    输出从低变到
    高。类似地，传播
    从高分到低分， T延迟
    PHL
    ，是
    所需的时间量
    输入信号传播到
    输出，使输出
    改变从高向低。
    脉冲宽度失真， PWD ，是
    T的差
    PHL
    和
    t
    PLH
    并且往往决定了
    的最大数据速率的容量
    的传输系统。 PWD能
    可以通过以百分数表示
    通过分割该PWD （单位：ns ）
    最小脉冲宽度（ NS ）
    收发。通常情况下， PWD
    的30％ - 20量级
    最小脉冲宽度是可以容忍的。
    传播延迟偏斜，T
    PSK
    ,
    和通道至通道偏移，
    t
    CSK
    ，是至关重要的参数
    考虑并行数据传输
    任务应用
    信号的同步
    并行数据线是一个问题。
    如果该并行数据被发送
    通过数字化的信道
    在propaga-隔离，差异
    化延迟，将导致数据
    到达的输出
    在不同的数字隔离器
    次。如果在这个差值
    传播延迟是大
    够了，它会限制马克西
    妈妈传输速率
    并行数据可以通过发送
    数字隔离器。
    t
    PSK
    被定义为差
    最低之间
    最大传播延迟
    要么吨
    PLH
    或T
    PHL
    ，在两个或
    这些工作更多的设备
    在相同的条件下（即，
    同样的驱动电流，电源
    电压，输出负载，并operat-
    ING温度） 。吨
    CSK
    是去定义网络
    作为之间的区别
    最小和最大propaga-
    化延迟，要么吨
    PLH
    或T
    PHL
    ,
    中的两个或多个信道
    在单个设备中（适用
    双通道和四通道DE-
    恶习），并以经营
    在相同的条件。
    如示于图4中，如果
    的两个或多个设备输入是
    开关ON或OFF的
    同时，叔
    PSK
    区别
    最低propaga-之间
    化延迟，要么吨
    PLH
    或T
    PHL
    和
    的最大传播延迟，
    要么吨
    PLH
    或T
    PHL
    .
    如前所述，T
    PSK
    ，可以
    确定最大并行
    数据传输速率。图5
    示的时序图
    典型的并行数据传输
    应用与两个时钟
    并且通过被发送的数据线
    数字隔离器。上图
    示出了在数据和时钟信号
    的输入和输出
    数字隔离器。在这种情况下，该
    数据的时钟关闭上升沿
    时钟。
    输入
    V
    IN
    TPLH
    产量
    V
    OUT
    90%
    10%
    的TPH1
    90%
    5 V CMOS
    50%
    0V
    10%
    VOH
    2.5 V CMOS
    VOL
    图3.时序图来说明传播延迟，T
    PLH
    和T
    PHL
    .
    V
    IN
    50%
    输入
    数据
    V
    OUT
    2.5 V
    CMOS
    t
    PSK
    时钟
    数据
    V
    IN
    50%
    输出
    时钟
    t
    PSK
    t
    PSK
    V
    OUT
    2.5 V
    CMOS
    图5.并行数据传输。
    图4.时序图来说明
    传播延迟偏斜。
    11

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