旭化成
[AK4554]
操作概述
系统时钟输入
的AK4554可以输入MCLK = 256fs ， 384fs ， 512fs ， 768fs或1024fs （ fs为等于或低于25kHz的时候MCLK
是1024fs ） 。适用于MCLK引脚内部主时钟输入时钟会被自动分割成256fs 。当
MCLK是1024fs ，过采样的D速率/ A转换器会自动从128fs变更为256fs 。关系
之间的外部时钟施加于MCLK输入和期望的采样率在表1中。 LRCK时钟规定
输入应与MCLK同步。这些时钟之间的相位并不重要。 * fs为采样频率。
在同步的相位由在正常运行期间改变时钟频率时， AK4554可
点击发生的噪音。
所有的外部时钟（MCLK ，SCLK和LRCK ）必须存在，除非PWADN = PWDAN = “L”。如果这些时钟都没有
所提供的AK4554可以得出过电流，可能不可能正常工作，因为该器件采用
国内动态刷新的逻辑。
fs
8.0kHz
16.0kHz
32.0kHz
44.1kHz
48.0kHz
256fs
2.0480MHz
4.0960MHz
8.1920MHz
11.2896MHz
12.2880MHz
384fs
3.0720MHz
6.1440MHz
12.2880MHz
16.9344MHz
18.4320MHz
MCLK
512fs
768fs
1024fs
4.0960MHz
6.1440MHz
8.1920MHz
8.1920MHz 12.2880MHz 16.3840MHz
16.3840MHz 24.5760MHz
不适用
22.5792MHz 33.8688MHz
不适用
24.5760MHz 36.8640MHz
不适用
表1.系统时钟示例
SCLK
32fs
0.2560MHz
0.5120MHz
1.0240MHz
1.4112MHz
1.5360MHz
64fs
0.512MHz
1.024MHz
2.048MHz
2.822MHz
3.072MHz
对于低采样率，带外噪声导致S / DAC氮降解。的S / N是通过设置MCLK到1024fs改善。表
2所示的S / DAC输出N个。
fs
MCLK
S / N （ FS = 8kHz的， A计权）
256fs/384fs/512fs/768fs
84dB
8kHz
∼
50kHz
1024fs
90dB
8kHz
∼
25kHz
表2. FS之间的关系， MCLK频率和DAC的S / N
MS0325-E-01
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2005/08
AKM [ ASAHI KASEI MICROSYSTEMS ]
