A6282
16通道恒流LED驱动器
引脚排列图
自顶向下的意见
23 OUT15
22 OUT14
21 OUT13
20 OUT12
19 OUT11
24 OE
GND 1
SDI 2
CLK 3
18 OUT10
17 OUT9
24 VDD
23 REXT
22 SDO
21 OE
20 OUT15
PAD
19 OUT14
18 OUT13
17 OUT12
16 OUT11
15 OUT10
14 OUT9
13 OUT8
GND 1
SDI 2
CLK 3
LE 4
OUT0 5
OUT1 6
OUT2 7
OUT3 8
OUT4 9
OUT5 10
OUT6 11
12 OUT7
24 VDD
23 REXT
22 SDO
21 OE
20 OUT15
19 OUT14
18 OUT13
17 OUT12
16 OUT11
15 OUT10
14 OUT9
13 OUT8
SDO
REXT
VDD
GND
SDI
CLK
1
2
3
4
5
6
OUT2 10
OUT4 12
OUT3 11
PAD
LE 4
OUT0 5
OUT1 6
OUT2 7
OUT3 8
OUT4 9
OUT5 10
OUT6 11
12 OUT7
16 OUT8
15 OUT7
14 OUT6
13 OUT5
7
8
OUT0
ES软件包
OUT1
LE
9
LP包装
LW套餐
终端列表表
名字
CLK
GND
LE
¯¯
¯¯
OE
OUT0
OUT1
OUT2
OUT3
OUT4
OUT5
OUT6
OUT7
OUT8
OUT9
OUT10
OUT11
OUT12
OUT13
OUT14
OUT15
PAD
REXT
SDI
SDO
VDD
ES
6
4
7
24
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
–
2
5
1
3
数
LP
3
1
4
21
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
–
23
2
22
24
LW
3
1
4
21
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
不适用
23
2
22
24
描述
时钟;数据移位时钟输入端
逻辑电源地和负载电源接地
锁存使能输入端
输出使能输入端，低电平有效时（ ¯ ¯ =高，所有的OUTx输出被强制关闭;当¯ ¯ =低，
¯¯
¯¯
OE
OE
上的OUTx输出开/关状态是由锁存器的状态控制
恒流输出
裸露焊盘以增强散热;在内部没有连接，连接到GND
参考当前终端;设置输出电流对所有通道
在终端串行数据
串行数据输出端
逻辑电源端
Allegro MicroSystems公司
115东北托夫
马萨诸塞州伍斯特01615-0036 U.S.A.
1.508.853.5000 ; www.allegromicro.com
4
ALLEGRO [ ALLEGRO MICROSYSTEMS ]
