2.的Stratix架构
S51002-3.2
实用
描述
的Stratix
®
器件包含一个两维行和列的基于
架构来实现自定义的逻辑。一系列的列和行的
不同长度和速度的互连提供的信号互连
逻辑阵列块（LAB ） ，存储块的结构和DSP之间
块。
逻辑阵列由LAB中的，用10逻辑单元（LE ），在每
LAB 。一个LE是逻辑的一个小单位提供高效的实现
用户的逻辑功能。 LAB中被分组为跨越行和列
装置。
M512 RAM块是512比特的简单双端口存储器块加
平价（ 576位） 。这些模块提供了专用的简单双端口或
单端口存储器多达18位宽高达318兆赫。 M512块
跨器件分成列在某些LAB之间。
M4K RAM块是真正的双端口存储器块， 4K位加
奇偶校验（ 4,608位） 。这些模块提供专用真正的双端口，简单
双端口或单端口存储器多达36位宽高达291兆赫。
这些块被加在器件组合成列之间
某些实验室。
的M- RAM块是用512K比特真双端口存储器块加
奇偶校验（ 589,824位） 。这些模块提供专用真正的双端口，
简单双端口或单端口存储器高达144位宽高达
269兆赫。数的M- RAM块被单独或成对位于
该器件的逻辑阵列内。
数字信号处理（DSP）模块能够实现高达8任
全精度9×9位乘法器，四个全精度18× 18位
乘法器，或一个全精度36与外接×36位乘法器或
减法功能。这些模块还包含18位输入移位寄存器
数字信号处理应用，包括FIR和无限冲激
响应（IIR）滤波器。 DSP模块被分组为每个两列
装置。
每个Stratix器件I / O引脚由I / O单元（IOE ）位于喂养
围绕所述装置的周边LAB的行和列结束。 I / O
引脚支持多种单端和差分I / O标准。
每个IOE包含一个双向I / O缓冲器和6个寄存器用于
注册的输入，输出和输出使能信号。当与使用
Altera公司。
2005年7月
2–1
ALTERA [ ALTERA CORPORATION ]
