的Stratix架构
图2-48 。 EP1S30 ， EP1S40 ， EP1S60 ， EP1S80设备I / O时钟组
IO_CLKA [7 ：0]的
IO_CLKB [7 ：0]的
IO_CLKC [7 ：0]的
IO_CLKD [7 ：0]的
8
8
8
8
I / O时钟区域
8
8
IO_CLKP [7 ：0]的
22钟的
半象限
8
22钟的
半象限
22钟的
半象限
22钟的
半象限
8
IO_CLKE [7 ：0]的
IO_CLKO [7 ：0]的
IO_CLKF [7 ：0]的
8
8
IO_CLKN [7 ：0]的
22钟的
半象限
8
22钟的
半象限
22钟的
半象限
22钟的
半象限
8
IO_CLKG [7 ：0]的
IO_CLKM [7 ：0]的
IO_CLKH [7 ：0]的
8
8
8
8
IO_CLKL [7 ：0]的
IO_CLKK [7 ：0]的
IO_CLKJ [7 ：0]的
IO_CLKI [7 ：0]的
您可以使用Quartus II软件来控制是否时钟输入引脚
无论是全球，区域或区域快。 Quartus II软件
自动选择，如果没有指定时钟资源。
增强&快速PLL
Stratix器件提供强大的时钟管理和综合使用最多
四个增强PLL和八个快速PLL 。这些PLL增加
性能和提供先进的时钟接口和时钟 -
频率合成。功能，如时钟切换，传播
频谱时钟，可编程带宽，相位和延迟控制，
和PLL重新配置，在Stratix器件的增强PLL为您提供
与您的时钟和计时系统的完全控制。在快速PLL
Altera公司。
2005年7月
2–81
Stratix器件手册，卷1
ALTERA [ ALTERA CORPORATION ]
