APEX 20K可编程逻辑器件系列数据手册
对APEX 20K & APEX 20KE功能表8.对比
特征
多核系统集成
的SignalTap逻辑分析
六十四分之三十二位， 33 - MHz的PCI
六十四分之三十二位， 66 - MHz的PCI
多电压I / O
APEX 20K器件
全面支持
全面支持
完全符合于-1，-2速度
等级
-
2.5 V或3.3 V V
CCIO
V
CCIO
选择设备
有些设备是5.0 -V宽容
时钟延迟降低
2 × 4 ×时钟乘法
APEX 20KE设备
全面支持
全面支持
完全符合于-1，-2速度等级
完全符合在-1速度等级
1.8 V， 2.5 V或3.3 V V
CCIO
V
CCIO
所选块逐块
5.0 - V宽容与使用外部电阻
时钟延迟降低
m
/(n
×
v)
or
m
/(n
×
k)
时钟乘法
驱动ClockLock输出片
外部时钟反馈
ClockShift
LVDS支持
多达4个PLL
ClockShift ，时钟相位调整
八
1.8 V， 2.5 V， 3.3 V ， 5.0 V的I / O
2.5 V的I / O
3.3 -V PCI和PCI -X
3.3 -V高级图形端口（ AGP ）
中心抽头终止（ CTT ）
GTL +
LVCMOS
LVTTL
真LVDS和LVPECL数据引脚
（在EP20K300E和较大的器件）
LVDS和LVPECL信号（在所有BGA
和FINELINE BGA器件）
LVDS和LVPECL数据引脚最多
156 Mbps的（在-1速度等级的器件）
HSTL I类
PCI -X
SSTL - 2 I类和II
SSTL - 3 I类和II
CAM
双口RAM
FIFO
内存
只读存储器
ClockLock支持
专用时钟输入引脚六
I / O标准支持
2.5 V， 3.3 V ， 5.0 V的I / O
3.3 -V PCI
低压互补
金属氧化物半导体
（ LVCMOS ）
低电压晶体管到晶体管
逻辑（ LVTTL ）
内存支持
双口RAM
FIFO
内存
只读存储器
Altera公司。
7
ALTERA [ ALTERA CORPORATION ]
