FLEX 6000可编程逻辑器件系列数据手册
进位链
进位链提供了一个非常快的（ 0.1纳秒）结转功能
之间的LE 。进位信号，从一个较低位驱动向前
入通过进位链的高阶比特，并馈送到两个LUT的
和进位链的下一部分。此功能允许FLEX 6000
架构实现高速计数器，加法器和比较器
任意宽度。进位链逻辑可以自动地被创建
Altera的软件设计处理期间，或由设计者手动
在设计输入。参数化函数，如LPM和
DesignWare的功能，自动利用进位链的
相应的功能。
因为每个LAB的第一个LE可以产生控制信号为LAB ，
在每个LAB的第一个LE中不包括进位链。此外，该
在每个LAB第一LE的输入可用于产生同步
清晰，使负载与进位链实现柜台信号。
进位链比9个LE不再被自动执行
连接的LAB在一起。为了增强接头，一个长的进位链跳
交替的LAB成一排。进位链的长度超过一个LAB或者跳过
从偶数编号的LAB到另一个偶数LAB，或从一个
奇数LAB到另一个奇数LAB 。例如，最后一个
在一排的第一LAB的LE携带要在第三LAB的第二乐
该行。另外，进位链不交叉的行的中间。
例如，在EPF6016装置，进位链停止在第11 LAB
在一排和一个新的进位链开始于第12个LAB 。
显示如何
n位
全加器可以被实现
n
+ 1个LE
与进位链。 LUT的一个部分产生两个比特的总和
使用输入信号和进位信号的装置;的总和被路由到
输出LE的。虽然寄存器可绕过简单的加法器，
它可用于累加器函数。 LUT的另一部
和进位链逻辑产生的进位输出信号，它被路由
直接下一个较高阶位的进位信号。决赛
进位输出信号被发送到一个LE ，它被驱动到的FastTrack
互连。
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Altera公司。
ALTERA [ ALTERA CORPORATION ]
