7.时序约束
的HardCopy II器件
H51028-2.2
介绍
在Stratix
®
II FPGA设计，完整，准确的设置定时
限制往往不是实现一个功能完备的产品至关重要。
FPGA的可重新配置性意味着，如果一个计时有关的问题
硬件测试和验证过程中发生，该装置可以是
重新编程，以纠正。无ASIC返工或板级解决方法
是必要的修复能及时和具有成本效益的实现
方式。
与此相反，一个的HardCopy
®
II设计结果中的掩模编程的，
结构化ASIC器件。定时问题，可能导致长期
设计变更的周转时间和较高的NRE成本。为了确保
通过在Quartus平稳过渡
®
II软件和后端设计
在Altera公司
®
HardCopy设计中心（ HCDC ） ， Altera的强烈
建议您使用提供了TimeQuest时序分析器
Quartus II软件，并且您遵守时间方面的考虑
本章中给出的时序约束的建议。利用
对于设计评审2 （ DR2 ）在TimeQuest时序分析器
HardCopy II结构化设计流程很快就会强制性的。
TimeQuest时序分析仪是一个完整的静态时序分析工具
你可以作为一个签收工具， Altera FPGA和结构化ASIC的使用。
由于FPGA器件变得更密集，速度更快，他们的目标
那些以前在实现复杂的设计和应用
ASIC的。这些复杂的设计推动了传统经典的极限
时序分析器，影响设计师的生产力。在Quartus II
TimeQuest时序分析仪，相反，效果很好的复杂设计。
其直观的用户界面，支持业界标准Synopsys的
设计约束（ SDC ）格式，脚本功能的所有结果
提高生产力和效率。
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有关功能和了TimeQuest的功能的更多信息
时序分析器，请参考
TimeQuest时序分析器
在第一章
的体积3
Quartus II手册。
本章包括以下信息：
■
■
的HardCopy II结构之间的时序性的差异说明
结构化ASIC和Stratix II FPGA中
描述和TimeQuest时序分析器的比较
与标准时序分析器
Altera公司。
2008年9月
7–1
ALTERA [ ALTERA CORPORATION ]
