初步
的PowerNP NPe405L嵌入式处理器数据手册
I / O规格- 133和200MHz的
（第2部1 ）
注意事项：
1.以太网接口满足了IEEE 802.3标准定义的时序要求。
2. SDRAM的命令接口被配置通过SDRAM0_TR [ LDF ] ，以提供前一个2至4个周期的延迟
命令由SDRAM中。输出次数在表是在周期1 。
3. SDRAM的I / O时序指定相对于终止的集中10pF的负载SysClk时钟。
4. SDRAM接口保持时间都保证在NPe405L封装引脚。系统设计人员必须使用NPe405L
IBIS模型（可从
www.chips.ibm.com ）
以确保其时钟分配拓扑结构最大程度地减少装卸
反射，而在时钟布线相对延迟不超过在其他SDRAM信号的布线延迟。
5. PerClk上升的封装引脚边沿用10pF的负载约0.8ns落后于内部PLB时钟。
输入（纳秒）
信号
输出（ NS ）
保持时间
(T
OH
分）
1.5
1.2
3.0
[2.3]
[1.7]
2.9
[2.3]
[1.7]
2.9[2.4]
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
3.3
不适用
3.5
3.8
1.2
1.2
1.2
1.0
1.0
1.0
输出电流（mA ）
I / O ^ h
I / 0 1
（最大值） （最小值）
12
12
12
8
8
8
EMC0MDClk
PHYTX
时钟
笔记
建立时间保持时间有效的延迟
(T
IS
分）
T
IH
分）
(T
OV
MAX ）
不适用
不适用
不适用
不适用
不适用
不适用
7.4
8.8
10.5
[7.3]
[5.0]
11.8
[7.2]
[5.6]
11.8[7.4]
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
10.5
不适用
11.3
11.8
11.2
7.0
7.0
6.5
6.4
6.4
以太网接口
EMC0MDClk
EMC0MDIO
EMC0TxD0 ： 3
[ EMC0Tx0 ： 1D0 ：1]
[ EMC0Tx0 ： 1D ]
EMC0TxEn
[EMC0Tx0En]
[EMC0Sync]
EMC0TxErr[EMC0Tx1En]
PHY0Col[PHY0Rx1Er]
PHY0CrS[PHY0CrS0DV]
PHY0RxClk
PHY0RxD0 ： 3
[ PHY0Rx0 ： 1D0 ：1]
[ PHY0Rx0 ： 1D ]
PHY0RxDV[PHY0CRS1DV]
PHY0RxErr[PHY0Rx0Er]
PHY0TxClk[PHY0RefClk]
1 ，异步
1
1
不适用
不适用
async[0.2]
async[0.1]
不适用
1.5
[0.8]
[0.9]
1.3[0.7]
1.3[0.7]
不适用
不适用
23.8
24.2
不适用
不适用
20.3
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
async[1.7]
async[1.9]
不适用
1.7
[1.7]
[0.3]
1.7[1.7]
1.8[1.9]
不适用
不适用
2.1
1.1
不适用
不适用
1.0
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
12
12
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
12
不适用
12
12
12
12
12
12
12
12
8
8
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
8
不适用
8
8
8
8
8
8
8
8
PHYTX
PHYTX
1
1
1
1
1 ，异步
PHYRX
PHYRX
PHYRX
1
1
1
1 ，异步
HDLCEX接口
HDLCEXRxClk
HDLCEXRxDataA ： B
HDLCEXRxFS
HDLCEXTxClk
HDLCEXTxDataA ： B
HDLCEXTxFS
[ HDLCEXTxEnA ]
[ HDLCEXTxEnB ]
跟踪接口
[TrcClk]GPIO00
[TS1E]GPIO01
[TS2E]GPIO02
[TS1O]GPIO03
[TS2O]GPIO04
[ TS3 ：6] GPIO05 ： 08
47
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
