版本2.04 - 2007年9月7日
405GPr - Power PC的405GPr嵌入式处理器
数据表
外设接口时钟计时
参数
PCICLK输入频率（异步模式）
PCICLK周期（异步模式）
PCI的时钟频率（同步模式）
PCI时钟周期（同步模式 - 注2 ）
PCICLK输入高电平时间
PCICLK输入低电平时间
EMCMDClk输出频率
EMCMDClk期
EMCMDClk输出高电平时间
EMCMDClk输出低电平时间
PHYTxClk输入频率
PHYTxClk期
PHYTxClk输入高电平时间
PHYTxClk输入低电平时间
PHYRxClk输入频率
PHYRxClk期
PHYRxClk输入高电平时间
PHYRxClk输入低电平时间
PerClk输出频率
PerClk期
PerClk输出高电平时间
PerClk输出低电平时间
PerClk时钟边沿稳定（相位抖动，周期循环）
UARTSerClk输入频率（注3）
UARTSerClk期
UARTSerClk输入高电平时间
UARTSerClk输入低电平时间
TmrClk输入频率
TmrClk期
TmrClk输入高电平时间
TmrClk输入低电平时间
注意：
1.在异步模式下的PCI最低PCICLK频率为1/8的PLB时钟。参阅
405GPr的PowerPC嵌入式处理器
用户手册
了解更多信息。
2.在同步的PCI模式的PCI时钟被从SysClk时钟导出与PCICLK输入引脚是不用的。
3. T
OPB
是周期中的OPB时钟纳秒。最大的OPB时钟频率为66.66MHz 。
–
2T
OPB
+2
T
OPB
+1
T
OPB
+1
–
15
额定周期的40％
额定周期的40％
民
注1
15
25
30
额定周期的40％
额定周期的40％
–
400
160
160
2.5
40
额定周期的35 ％
额定周期的35 ％
2.5
40
额定周期的35 ％
额定周期的35 ％
–
15
额定周期的45 ％
额定周期的45 ％
最大
66.66
注1
33.33
40
额定周期的60％
额定周期的60％
2.5
–
–
–
25
400
–
–
25
400
–
–
66.66
–
额定周期的55 ％
额定周期的55 ％
± 0.3
1000/(2T
OPB
+2ns)
–
–
–
66.66
–
额定周期的60％
额定周期的60％
单位
兆赫
ns
兆赫
ns
ns
ns
兆赫
ns
ns
ns
兆赫
ns
ns
ns
兆赫
ns
ns
ns
兆赫
ns
ns
ns
ns
兆赫
ns
ns
ns
兆赫
ns
ns
ns
AMCC
45
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
