版本2.04 - 2007年9月7日
405GPr - Power PC的405GPr嵌入式处理器
数据表
STRAPPING
当设置SysReset输入被驱动为低电平，由外部设备（系统复位）的某些I / O引脚的状态被读取到
使前PPC405GPr启动时的默认初始条件。在实际的拍摄瞬间是最近SysClk时钟边缘
复位前的无效。这些引脚必须使用外部上拉电阻（逻辑1 ）或下拉绑
（逻辑0）电阻，以选择所需的默认条件。推荐的上拉是的3kΩ至+ 3.3V或10kΩ至
+ 5V 。推荐的下拉为1kΩ到GND 。这些引脚仅在复位用于带功能。他们
在正常操作期间被用于其他信号。以下表中列出的捆扎销连同其
功能和捆扎选项。分配给该引脚为正常运行的信号名称遵循销
号。
该PPC405GPr可以用作替换为PPC405GP 。当PPC405GPr用于此
目的，应该绑在PPC405GPr传统模式进行操作。被选中捆扎此选项
球D20 （ GPIO24 ）低（0）。如果传统模式被选中， “ PPC405GPr传统模式捆扎引脚分配”
表应被用来确定捆扎选项。要操作的芯片作为PPC405GPr ，带D20
（ GPIO24 ）高（ 1 ），并使用“ PPC405GPr新模式捆扎引脚分配”第53页确定
捆扎选项。
PPC405GPr传统模式打包引脚分配
功能
PLL调谐
1
6
≤
M
≤
7使用选择3
7 < M
≤
12使用选择5
12 < M
≤
32使用选择6
选项
（共2页1 ）
球打包
AF3
UART0_Tx
AF2
UART0_DTR
0
0
1
1
0
0
1
1
B15
DMAAck1
0
1
0
1
C12
DMAAck3
0
1
0
1
L24
EMCTxD2
0
1
0
1
AD16
UART0_RTS
0
1
0
1
0
1
0
1
选择1 ; TUNE [9： 0] = 1010111100
选择2 ; TUNE [9： 0] = 0100111000
选择3 ; TUNE [9： 0] = 0100110110
选择4 ; TUNE [9： 0] = 0100111100
选择5 ; TUNE [9： 0] = 0100111000
选6 ; TUNE [9： 0] = 1000111100
选择7 ; TUNE [9： 0] = 1000111110
选择8 ; TUNE [9： 0] = 1011111110
0
0
0
0
1
1
1
1
D16
DMAAck0
PLL分频转发
2
旁路模式
除以3
除以4
除以6
PLL反馈分频器
2
除以1
除以2
除以3
除以4
PLB分频器从CPU
2
除以1
除以2
除以3
除以4
0
0
1
1
B14
DMAAck2
0
0
1
1
P25
EMCTxD3
0
0
1
1
AMCC
51
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
