405GPr - Power PC的405GPr嵌入式处理器
版本2.04 - 2007年9月7日
数据表
扩频时钟
但必须利用扩频时钟发生器（ SSCG ）与PPC405GPr时服用。该控制器
使用的PLL时钟产生芯片内。精度与该PLL跟随SSCG被称为
作为跟踪偏差。在PLL带宽和相位角确定多少跟踪偏移之间存在的
SSCG和PLL对于给定的频率偏移和调制频率。当使用SSCG与
PPC405GPr以下条件必须满足：
•频率偏差不得违反最小时钟周期的时间。因此，操作时
PPC405GPr与一个或多个内部时钟在其支持的最大频率时， SSCG只能下
的频率。
•最大频率偏差不能超过
−3%,
与调制频率不能超过40kHz的。
在某些情况下，板载PPC405GPr外围设备实施更严格的要求（见注1 ） 。
•使用外围总线时钟（ PerClk ）为逻辑是同步到外围总线，因为该时钟磁道
的调制。
•使用SDRAM MemClkOut ，因为它也跟踪调制。
注意事项：
1.串行端口的波特率同步的调制时钟。串行端口具有一个容差
大约在波特率1.5 ％前帧错误开始出现。在1.5％的容差假设
连接的设备在精确的波特率运行。如果外部串行时钟用于波特率不受影响
由调制。
2.操作的PPC405GPr PCI桥是不受使用SSCG的。
对于33.33 MHz和下方的PCI频率的PCI控制器支持同步模式操作。这是
通过捆扎的PPC405GPr为同步模式的PCI和连接所述PCI总线时钟的完成
PPC405GPr SysClk时钟输入。为33.33兆赫的信号， PCI规范对的数量没有限制
频率偏移或调制可被施加到PCI时钟。因此， PPC405GPr SSCG
要求如上所述优先。
在PCI频率高于33.33兆赫，所述PCI控制器必须工作在异步模式下操作。当
异步模式，PCI总线时钟必须被驱动到PPC405GPr PCICLK输入。在该结构中
在PCI控制器支持66.66 MHz的PCI时钟规范，它规定了最高频率
-1 ％的偏差在kHz的30 kHz和33的调制。
3.以太网操作不受影响。
4. IIC操作不受影响。
注意事项：
它是由系统设计者来确保与PPC405GPr使用任何SSCG满足上述
要求，并没有不利的系统的其它方面影响。
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AMCC
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
