版本2.04 - 2007年9月7日
405GPr - Power PC的405GPr嵌入式处理器
数据表
PPC405GPr新模式打包引脚分配
功能
PLL调谐
见
PowerPC的405GPr
嵌入式处理器用户
手册
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选项
AF3
UART0_Tx
选择1 ; TUNE [9: 0] = 1010111100
选择2 ; TUNE [9: 0] = 0100111000
选择3 ; TUNE [9: 0] = 0100110110
选择4 ; TUNE [9: 0] = 0100111100
选择5 ; TUNE [9: 0] = 0100111000
选6 ; TUNE [9: 0] = 1000111100
选择7 ; TUNE [9: 0] = 1000111110
选择8 ; TUNE [9: 0] = 1011111110
PLL分频转发一
2
除以8
除以7
除以6
除以5
除以4
除以3
除以2
除以1
PLL分频转发B
2
除以8
除以7
除以6
除以5
除以4
除以3
除以2
除以1
0
0
0
0
1
1
1
1
D16
DMAAck0
0
0
0
0
1
1
1
1
P25
EMCTxD3
0
0
0
0
1
1
1
1
(共3页1 )
球打包
AF2
UART0_DTR
0
0
1
1
0
0
1
1
B15
DMAAck1
0
0
1
1
0
0
1
1
L24
EMCTxD2
0
0
1
1
0
0
1
1
AD16
UART0_RTS
0
1
0
1
0
1
0
1
AC9
GPIO5[TS3]
0
1
0
1
0
1
0
1
AE8
GPIO6[TS4]
0
1
0
1
0
1
0
1
AMCC
53