440GX - 的Power PC 440GX嵌入式处理器
版本1.15 - 二零零七年八月三十○日
数据表
DDR SDRAM的I / O规格
在DDR SDRAM控制器倍，其操作与内部PLB时钟信号和产生MemClkOut0
小巴时钟。与PLB时钟是，不能直接观察到的内部信号。然而MemClkOut0是
相同的频率与PLB时钟信号，并在相同的PLB时钟信号。
注意：
MemClkOut0可由SDRAM0_CLKTR编程的方式被推进相对于与PLB时钟
明寄存器。在一个典型的系统中，用户预先MemClkOut 90° 。这取决于具体的应用
化，并且需要彻底理解，一般的存储器系统（参考DDR SDRAM
在控制器章
的PowerPC 440GX用户手册） 。
在下面的章节中，标签MemClkOut0 （0 ）指的是MemClkOut0当它没有被移相，以及
MemClkOut0 （90 ）是指MemClkOut0时它一直相位先进90°。通过90°的前进MemClkOut0
创建一个3/4周期的建立时间和1/4周期的保持时间为相对于所述地址和控制信号，以
MemClkOut0 （90） 。 MemClkOut0 （90）的上升沿与DQS信号的第一个上升沿对齐。
下面的DDR数据是通过模拟的方法生成的，并且包括逻辑，驱动器，包的RLC和长度。
值的计算在最佳情况和最坏情况下的处理与速度，温度和电压，如下所示：
最好的情况下=快速处理， -40 ×C ， + 1.6V
最坏的情况下=缓慢的过程， + 85 ×C ， + 1.4V
注意：
在以下所有的DDR表和时序图，
最低
值下测
最好的
条件的情况下
tions和
最大
值下测
最差
情况的条件。
该信号被终止，如在下面对于在以下各节中的DDR定时数据的图形表示。
DDR SDRAM模拟信号终端型号
MemClkOut0
10pF
120Ω
10pF
MemClkOut0
V
TT
= SV
DD
/2
PPC440GX
50Ω
地址/ Ctrl键/数据/ DQS
30pF
注意：
下图说明生成仿真时序数据时使用的DDR SDRAM接口的型号。
这是
不
推荐的物理电路设计该界面。实际的界面设计将取决于许多
因素，包括使用的内存的类型和电路板布局。
78
AMCC
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
