引脚说明
针
名字
C1
1
–C5
1
,
C1
2
–C5
2
TYPE
描述
输入/输出控制。每个通道的五个SLIC控制线是TTL兼容，双向的。他们可以
可以用于监测或控制的SLIC的操作或与相关联的任何其他设备
用户线。线C11〜 C51与信道1相关联，并且线的C12- C52相关联
与通道2的C51和C52线可在Am79C02 （ A）和Am79C031 （A ） 。 C51
和C52的输出只在Am79C031 （A）和必须被编程为输出。
产量
SLIC时钟。该输出提供一个256千赫或293千赫， 50％的占空比， TTL兼容时钟
两个SLIC组件使用。该CHCLK频率从MCLK衍生和相位关系，以
MCLK是随机的。 CHCLK能够驱动两个TTL输入。
片选。片选输入端（低电平有效），使设备来读取或写入的控制数据。
CS1为用于信道1的微处理器接口和CS2是用于信道2 microproces-
SOR接口。
数据时钟。该数据时钟输入移位数据移入和移出的微处理器接口的
DSLAC设备。最大时钟速率为4.096兆赫。
数据。控制数据通过DIN引脚与串行写入到Am79C02 （A）的DSLAC设备
第一最显著位。该数据时钟确定数据速率。 DIN和DOUT可绑
在一起，以减少连接到微处理器的数目。
数据。控制数据连续写入和读取的Am79C03 （ A）和Am79C031 （ A）出
通过DIO引脚与第一最显著位DSLAC设备。该数据时钟确定
数据速率。 DIO是除了当数据正在从这些DSLAC发送高阻抗
在CS1和CS2的控制装置。 DIO代替DIN和DOUT为在Am79C02 （A ）中找到。
数据。控制数据通过DOUT引脚串行读出Am79C02 （A ） DSLAC设备
第一最显著位。该数据时钟确定数据速率。 DOUT为高阻态
除了当数据从DSLAC设备下CS1或CS2的控制传输。 DIN
和DOUT可以绑在一起，以减少连接到微处理器的数目。
PCM 。 PCM数据通道1和2上无论是DRA或DRB端口串行接收
在用户设定的时间槽。八个位与最显著位接收的第一。数据
每个通道中的8位的脉冲串被接收的每个125微秒的PCLK速率。
PCM 。来自通道1和2的发送PCM数据是通过任一DXA或串行发
在用户编程时隙DXB端口。八个位与最显著发送
位在前。的输出是可用的每一个125微秒的数据被移出的8位脉冲串的PCLK
率。 DXA和DXB是脉冲串之间的高阻抗以及当所述设备处于非活动状态
模式。 DXB不可用的79C031 （A ） 。
帧同步。帧同步脉冲是标识系统的开始8 kHz的信号
PCM帧。该DSLAC设备引用个别时段相对于这个投入，这
必须同步到PCLK 。
主时钟。主时钟必须是2.048 MHz或4.096 MHz的时钟输入通过使用
数字信号处理器。
PCM时钟。在PCM时钟决定在哪个PCM数据被串行移入或移出速率
的PCM端口。 PCLK是在帧同步频率的整数倍。最大时钟
频率为8.192 MHz和最小时钟频率是128千赫。
复位。逻辑低电平信号，该引脚复位DSLAC设备到默认状态。 （ Am79C02 （ A）只。 ）
时隙控制。所述时隙控制输出是开漏（需要上拉电阻器）和
通常处于非活动状态（高阻态） 。
TSCA
被激活（低电平）时的PCM数据被输出到
DXA引脚和TSCB有效（低电平）时， PCM数据在DXB引脚输出。 （
TSCB
可用
在Am79C02和Am79C03而已。 ）
模拟。模拟输入被施加到DSLAC设备的发送路径。该信号是
采样，数字化处理，并编码为PCM输出。 VIN
1
是输入通道1和
VIN
2
是输入通道2 。
模拟。所接收的PCM数据被数字化处理，并转换成模拟信号的
VOUT引脚。 VOUT
1
从通道1和VOUT输出
2
为通道2。这些输出
输出可直接驱动变压器SLIC 。
CHCLK
CS2–CS1
输入
DCLK
DIN
输入
输入
DIO
输入/输出
DOUT
产量
DRA ， DRB输入
DXA ， DXB输出
FS
输入
MCLK
PCLK
输入
输入
RST
TSCA ，
TSCB
输入
输出
VIN
1
， VIN
2
输入
VOUT
1
,
VOUT
2
输出
SLAC产品
7
AMD [ ADVANCED MICRO DEVICES ]
