A43L2616B
设备操作
时钟（CLK）
上电
时钟输入被用作所有的SDRAM的参考
操作。所有的操作是同步的正
将时钟的边缘。时钟转换必须是
单调V之间
IL
和V
IH
。在操作过程中与CKE
高的所有输入都被假定为处于有效状态（高或低）
为建立和保持各地积极持续时间
时钟的正常功能和ICC的边缘
特定连接的阳离子。
时钟使能（ CKE ）
时钟使能（CKE ）栅极的时钟到SDRAM中。如果
CKE变低同步于时钟（设置和保持
时间相同，其它输入） ，内部时钟被暂停
形成下一个时钟周期，并输出与脉冲串的状态
只要所述CKE保持低地址被冻结。所有其他
输入是从下一个时钟周期忽略CKE变后
低。当两个银行都处于空闲状态和CKE变
低同步于时钟， SDRAM的输入功率
断模式形成下一个时钟周期。在SDRAM
保持在掉电模式忽视了其他投入
只要CKE仍然很低。掉电出口是
同步的内部时钟被暂停。当
CKE变高，至少“T
SS
+ 1
时钟
“前高
将时钟的边沿，然后对SDRAM变为活动
从相同的时钟沿接受所有的输入
命令。
银行选择（ BA0 ， BA1 ）
下面的顺序推荐POWER UP
1.电源必须适用于任何CKE和DQM输入
拉不高，其他引脚的NOP条件的
之前或与VDD （和VDDQ ）电源输入。
该时钟信号还必须置位在同一时间。
2.当VDD达到所期望的电压，最小
200微秒的停顿，需要在输入
NOP条件。
3.两家银行现在必须预充电。
4.执行至少2自动刷新周期稳定
的内部电路。
5.执行模式寄存器设置循环编程
CAS延迟，突发长度，突发类型作为缺省
模式寄存器的值是不确定的。
在一个时钟周期结束时从模式寄存器设置
周期，设备处于待机状态。
当上述的序列被用于电源时，所有的
出看跌期权将处于高阻抗状态。高
的输出阻抗没有在任何其他保证
上电顺序。
4 & 5可以被改变比照）序列。
模式寄存器设置（ MRS）
该SDRAM组织成4个独立的银行
1048576字×16位的存储器阵列。该BA0 ， BA1
输入锁存处的断言的时间
RAS
和
CAS
选择银行要用于该操作。银行
选择BA0 ， BA1被锁在银行的激活，读取，写入
模式寄存器设置和预充电操作。
地址输入（ A0 〜 A11 ）
该模式寄存器存储用于控制数据
SDRAM中的各种操作模式。该项目的中科院
延迟，寻址方式，突发长度，测试模式和
不同的供应商特定选项，使SDRAM有用
各种不同的应用。的默认值
模式寄存器没有定义，因此该模式寄存器
必须写上电后运行的SDRAM 。该
模式寄存器写的是断言低
CS
,
RAS
,
CAS
,
WE
（ SDRAM的应与主动模式
CKE已经很高写入模式寄存器前） 。该
地址引脚状态A0 〜 A11 ， BA0和BA1在同一
周期
CS
,
RAS
,
CAS
,
WE
变低是数据
写在模式寄存器中。一个时钟周期才能
完成在模式寄存器中的写操作。模式寄存器中
内容可以使用相同的命令进行改变和
操作期间的时钟周期的要求，只要两
银行处于闲置状态。模式寄存器被划分
成视功能的各个领域。爆
长度字段使用A0 〜 A2 ，突发类型使用A3 ，解决
模式使用A4 〜 A6 ， A7 〜 A8 ， A11 ， BA0和BA1用于
供应商特定选项或测试模式。和写突发
长度使用A9编程。 A7 〜 A8 ， A11 ， BA0和BA1
必须被设置为低电平时正常SDRAM中运行。
请参考表，对各种突发长度特定的代码，
寻址方式和CAS延迟。
解码需要的262144字的20位地址位
位置被复用到12地址输入管脚
（ A0 〜 A11 ） 。 12位行地址与锁存
RAS
行激活命令时， BA0和BA1 。 8
位的列地址与沿锁存
CAS
,
WE
， BA0
和BA1during读或写命令。
NOP和设备取消
当
RAS
,
CAS
和
WE
高，对SDRAM
执行无操作（NOP ） 。 NOP不启动任何
新的操作，但还需要完成哪些操作
需要更多的不是像银行激活单个时钟，爆
阅读，自动刷新等设备取消也是一个NOP
并通过认定输入
CS
高。
CS
禁用高
命令解码器，以便
RAS
,
CAS
和
WE
和
所有的地址输入被忽略。
（ 2009年12月， 1.3版）
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