功能说明
皮尔™ 22LV10AZ实现逻辑功能的总和， OF-
在可编程-AND /产品表现形式固定或逻辑
数组。用户定义的函数由编程所创建的
输入信号连接到阵列中。用户可配置
输出结构中的I / O宏单元的形式进一步增加
逻辑的灵活性。
PEEL ™器件编程器，自动编程，所有的
对未使用的产品条款连接，使他们没有
在输出功能的影响） 。
可编程I / O宏单元
独特的12 -配置输出宏单元提供的COM
3
完整地控制每个输出的结构。的能力，以
配置每个独立的输出可以让你定制的config-
皮尔™ 22LV10AZ的下时的精确要求
你的设计。
体系结构概述
皮尔™ 22LV10AZ架构则说明该块
图26.十二个专用输入的图和10个I / O亲
韦迪多达22路输入和10个输出，用于创建逻辑功能。
在该装置的核心是一个可编程electrically-可擦
与阵列驱动的固定或阵列。有了这个会结构中，
PEEL ™ 22LV10AZ可以实现多达10总和， OF-产品
逻辑表达式。
与每个十个或功能是I / O宏
可独立编程的12不同的一个
配置，包括四个标准22V10模式。该
可编程宏单元允许每个I / O被用来创建
的高电平有效顺序或组合逻辑功能或
低电平有效的极性，同时提供了三种不同的反馈
路径到与阵列。
宏单元架构
每个I / O宏单元，如图27 ，包括一个D型
触发器和两个信号选择多路复用器。的结构
每个宏单元是由4 EEPROM位确定控制 -
林志玲这些多路复用器。这些位决定输出极性，输出
放型（注册或未注册的）和输入 - 反馈路径
（双向I / O ，组合反馈） 。请参考表1
详细信息。
等效电路为12宏单元配置
示于图1中。另外，以模仿四个PAL制式的
输出结构（配置3 ， 4,9 ，和10） ，宏小区
提供了额外的八种配置。当创建一个
PEEL ™器件的设计，所需的宏小区的配置是
通常在设计文件中明确指定的。当设计
汇编或编译，宏蜂窝的配置位
在JEDEC编程文件的最后行定义的。
和/或逻辑阵列
皮尔™ 22LV10AZ的可编程与阵列
（图3中示出）是由输入线相交的产物形成的
条款。在输入线和产品方面的用途如下：
44输入线：
• 24个输入线进行了真实的信号补
施加到12个输入引脚
- 20个额外的线路进行真和补体值
从10个I / O或反馈输入信号
133产品条款：
• 120个乘积项（配置在2组，每组8，10， 12，14，和
16）被用来形成产品功能总和
• 10输出使能条件（每个I / O）
• 1全球同步预定期限
- 1全球异步清零期限
- 1可编程时钟期限
在每个输入行/乘积项相交，还有一个
即判定是否有一个EEPROM的存储单元
在那个路口逻辑连接。每款产品期限
基本上是一个44输入端与门。一个产品的术语，所配置
连接至输入信号的两个真和补体将
总是为FALSE ，因此不会影响到OR功能，它
驱动器。当上一个乘积项的所有连接被打开，一个
“不关心”的状态存在，并且长期将永远是TRUE。当
编程的PEEL ™ 22LV10AZ ，该器件编程器
首先执行批量擦除以删除以前的模板的形式。该
擦除周期中打开该阵列中的每个逻辑连接。该装置
被配置为通过执行用户定义函数
编程与阵列中选择连接。 （注意
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输出类型
从或阵列的信号可以直接馈送到输出引脚
（组合功能）或锁存到D型触发器（寄存器
羊羔功能）。 D型触发器锁存的上升数据
时钟的边沿，并且由全局预置和清除控制
条款。当同步预置术语被满足时，在Q输出
投放寄存器的设置HIGH在时钟的下一个上升沿
输入。满足了异步清零套q低，无论
时钟状态。如果这两个条件同时满足时，明确
将覆盖预设。
输出极性
每个宏单元可被配置为实现高电平有效或
低电平有效逻辑。可编程极性省去了
外部的逆变器。
OUTPUT ENABLE
每个I / O宏单元的输出可被启用或禁用
其相关联的可编程输出的控制下使
乘积项。当逻辑条件设定上
输出使能项被满足时，输出信号被传播到
在I / O引脚。否则，该输出缓冲器被切换到
高阻抗状态。
根据输出的控制使内， I / O引脚功能可以
灰作为专用输入端，专用的输出，或者一个双向I / O。
打开对输出的每个连接上启用任期per-
manently使输出缓冲器，并产生一个专用输出。
相反，如果每一个连接的完整性，启用任期
1.0版2004年12月16日
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