驱动放大器。内部基准电压阶梯有公称
800Ω的阻抗纳尔。取决于所选择为参考
干扰电压，所需的驱动电流将变化与符合
多地与外部基准电路的设计应
以提供所需的电流的最大值。
数字输入和输出
时钟输入要求
时钟抖动是高速的信噪比性能的关键，
高分辨率模数转换器。它会导致
孔径抖动（T
A
）这增加了噪声的信号的存在
转换的。的ADS831样品上的输入信号
CLK输入的上升沿。因此，该边缘应
具有尽可能低的抖动。抖动噪声贡献
到总SNR由下式给出。如果此值
靠近您的系统要求，输入时钟抖动必须
减少。
抖动SNR
=
20日志
1
2
π ƒ
IN
t
A
均方根信号以噪声的均方根
数字输出驱动器（ VDRV ）
该ADS831设有一个专门的电源引脚输出
逻辑驱动器， VDRV ，它内部没有连接到
其他的电源引脚。在VDRV的电压设置为+ 5V
或+ 3V的ADS831产生相应的逻辑电平
并且可以直接连接到选定的逻辑系列。该
输出级被设计成提供足够的电流
驱动各种逻辑电路。然而，它是中建议
谁料使用与+ 3V逻辑电源的ADS831 。这将
降低功率耗散在由于输出级
低输出摆幅，并减少对电源电流毛刺
这可能会影响转换器的交流性能线。
在一些应用中，可能有利的是分离
在VDRV引脚额外的电容或PI-过滤器。
接地和去耦
适当的接地和旁路，短引线长度，以及
使用地平面是高尤为重要
频率设计。多层电路板推荐
为了获得最佳性能，因为它们具有明显的优势
像最大限度地减少接地阻抗，分离信号
层由接地层等的ADS831应被视为
作为模拟组件。只要有可能，在电源脚
应该由模拟电源供电。这将确保
因为数字电源线常常是最一致的结果
携带高噪音水平，否则将被偶联
入转炉和降低可能达到的性能。
在ADS831的所有接地连接是内部加入
同时，避免了分割地平面的设计。该
接地引脚（1， 18）应直接连接到模拟
地面覆盖周围的印刷电路板面积
转换器。在设计布局中，以保持重要的是
从任何数字线分离的模拟信号迹线
防止噪声耦合到模拟信号路径。因为
它的高采样率，在ADS831产生高频
昆西电流瞬变和噪声（时钟馈通）的
被反馈到供给和参考线。这
要求所有的供应和参考引脚足够
绕过。图9示出了所建议的去耦
计划为ADS831 。在大多数情况下， 0.1μF的陶瓷芯片
每个引脚的电容足以保持阻抗
低在很宽的频率范围内。其有效性在很大程度上
依赖于邻近的各个电源引脚。
因此，应尽可能靠近电源引脚
成为可能。此外，较大的双极型电容器（ 1μF到
22μF ）应被放置在印刷电路板中的邻近
转换器电路。
其中： ƒ
IN
是输入信号的频率
t
A
是均方根时钟抖动
特别是在udersampling应用，特别考虑 -
ATION应给时钟抖动。时钟输入应
来，以达到最高的处理为一个模拟输入
的性能水平。的过冲和下冲
时钟信号可引起性能的劣化。
当以高采样率的数字化，时钟应
有50％的占空比（叔
H
= t
L
），以及快速的上升和下降
为2ns或更少的时间。
数字输出
的ADS831的输出数据格式是在正直
很容易偏移二进制码，见表一。这种格式可以
通过转换成二的二进制补码
反相的MSB。
单端输入（ 2VP -P ）
（ IN = CMV）
+ FS （ IN = + 3.5V ）
+1/2 FS
+1LSB
双极性零（ IN = 2.5V ）
–1LSB
-1/2 FS
-FS （ IN = + 1.5V ）
直接偏移二进制
（ SOB ）
1111
1100
1000
1000
0111
0100
0000
1111
0000
0001
0000
1111
0000
0000
表I编码表的ADS831 。
建议保持容性负载上的数据
线尽可能低（ ≤为15pF ） 。高容性负载
会造成更大的动态电流的数字输出
不断变化的。那些高浪涌电流可以回来喂到
的ADS831的模拟部分和影响性能。如果
必要时，外部缓冲器或锁存靠近转换器的
输出引脚可被用于减小电容性负载。
它们还提供了分离的ADS831的好处
从总线耦合的任何数字噪声活动回
高频噪声。
11
ADS831
GND
1
+V
S
19
0.1µF
GND
18
VDRV
20
0.1µF
10µF
+
+5V
+3/+5V
图9.推荐绕过的电源引脚。
®
ADS831
BURR-BROWN [ BURR-BROWN CORPORATION ]
