时序图
t
tx2
TXCLK
txCLK48 (内部)
txDAT ( 3符号)
txDAT ( +1符号)
txDAT ( -1符号)
txDAT ( -3符号)
txDAT ( 0符号)
txDAT ( 0符号)
t
tx3
3t
tx3
5t
tx3
7t
tx3
9t
tx3
注:(1 )T
tx1
是TXCLK周期为1 / (符号率) 。 (2) txCLK48是由一个片产生一个内部48X过采样时钟
锁相从TXCLK信号回路。 (3) txDAT被采样txCLK48的每个符号周期的第4上升沿。 (4)
所有转换被指定相对TXCLK的下降沿。 (5)对于任何边的最大允许误差为±吨
tx1/96
( ± 17.8ns ,在E1速率;
± 26.6ns在T1速率) 。
图3.发送通道的时序。
t
rx1
RXCLK
t
rx2
RXSYNC
t
rx4
rxD13 - RXD0
数据1
t
tx1
/2
注:(1) RXCLK是用48倍于符号速率的频率的外部提供的时钟。它除以2的AFE1104和用作
Δ-Σ A / D转换器的采样24X时钟。 (2) rxSYNC控制A / D转换器的14位输出的情况。
数据1A
t
rx4
数据2
t
rx3
图4.接收通道的时序。
®
AFE1104
8