BL1302A67/1302A67S
3. 方框图
接收模拟
信号入
VF
X
I-
R1
VF
X
I+
_
+
R2
GS
X
LB琼脂
自动调零逻
辑
R
RC
有
开关电
容带通
滤波器
采样/保持
数模
�½�换器
VPO +
R
VPO-
R3
VPI
R4
_
+
源滤波
器
_
+
电压
基准
发送
PCM
输出
D
X
PCM
输入
D
R
A / D
控制逻辑
比较器
开关电容
�½�通滤波器
采样/保持数
模�½�换器
移�½�
寄存
器
CE
接收
移�½�
寄存
器
CLK
RC
有源滤波
VF
R
O
5V
5V
定时和控制
GND
MCLK
R
BCLK
R
/
/ PDN
CLKSEL
V
CC
V
BB
GND
TS
X
MCLK
X
BLCK
X
FS
R
FS
X
四、功�½描述
1.启动
�½�接通电源时，器件被内部上电复�½�线路初始化并进入卸电状态。全部模拟线路和大部
_
+
分数字逻辑处于不活动状态，D
X
-VF
R
O，VPO 和 VPO 端处于高阻态。要�½�器件上电，必须在
MCLK
R
/PDN 端�½加逻辑�½�电平或时钟，并在 FSx 和/或 FS
R
端�½加脉冲。从而有二种卸电控制
方式。其一是�½� MCLK
R
/PDN 处于高电平；另一方法是�½� FSx 和 FS
R
端连续地处于�½�电平，在最
后的FSx的或FS
R
脉冲后大约为2ms ，器件将进入卸电状态。第一个FSx的或FS
R
将�½�器件上电。三
态的PCM数据输出的Dx在第二个FSx的脉冲到来前一直保持高阻态。
2.同步工�½�
同步工�½�时，发送和接受必须�½加同一主钟。在这一方式下，MCLKx 端必须加一
钟。如果MCLK
R
/PDN 端可用�½�卸电控制。MCLK
R
/PDN 端的�½�电平�½�器件上电，而高电
平�½�器件卸电。任一情况下，MCLKx 均被选�½�发送和接收电路的主钟。BCLKx 端必须
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总
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8/28/2006
在2006年写道：
BELLING [ SHANGHAI BELLING CO., LTD. ]
