PRELIMINARY Data Sheet
LVDS Timing Diagrams
Analog Input
ADC Clock
TLVDS
LCLKP
LCLKN
FCLKN
FCLKP
D10 D11 D0
D1
D2
D3
D4
D5
D6
D7
D8
D9 D10 D11 D0
D1
N
D2
N
D3
N
D4
N
D5
N
D6
N
D7
N
D8
N
D9 D10
Dxx<1:0>
N-2 N-2 N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1
N
N
N
TPROP
Figure 1. 12-bit Output, DDR Mode
Analog Input
ADC Clock
TLVDS
LCLKP
LCLKN
FCLKN
FCLKP
D0 D1 D2 D3
N-1 N-1 N-1 N-1
D5 D6 D7 D8 D9 D10 D11 D12 D13 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13
D4
N-1
Dxx<1:0>
N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1
N
N
N
N
N
N
N
N
N
N
N
N
N
N
TPROP
Figure 2. 14-bit Output, DDR Mode
Analog Input
ADC Clock
TLVDS
LCLKP
LCLKN
FCLKN
FCLKP
D10 D11 D0 D1
N-2 N-2 N-1 N-1
D3 D4 D5 D6 D7 D8 D9 D10 D11 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10
D2
N-1
Dxx<1:0>
N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1 N-1
N
N
N
N
N
N
N
N
N
N
N
TPROP
Figure 3. 12-bit Output, SDR Mode
TLVDS
LCLKP
LCLKN
Dxx<1:0>
TLVDS/2
tdata
Figure 4. Data Timing
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CADEKA [ CADEKA MICROCIRCUITS LLC. ]
