数字输出
输出的数据（ D0- D9）的格式为标准二进制。 （见
表II 。 ）的输出被锁存， CLK的上升沿
以14纳秒（典型值）的传播延迟。有一个时钟
CLK和有效的输出数据之间的延迟周期。 （见
时序图）。
表二 - 输出数据信息
模拟量输入
> + 2.0 V + 1/2 LSB
+2.0 V -1 LSB
0.0 V
-2.0 V 1 LSB
<-2.0 V
OVERRANGE
D1O
1
O
O
O
O
输出代码
D9-DO
11 1111
11 1111
1111
111Ø
超量程输出
超量程输出（ D10 ）是一个迹象表明，
模拟输入信号超过正满量程输入
电压1 LSB 。当这种情况发生时， D10将切换
为逻辑1，所有其它数据输出端（ D0到D9）将保持在
逻辑1 ，只要D10保持在逻辑1，此功能使
它可以包括SPT7824到更高的分辨率
系统。
评估板
该EB7824评估板可帮助设计人员在
展示SPT7824的全部性能。这
板包括一个参考电路，时钟驱动电路，输出
数据锁存器和一个板上重建的数字的
数据。应用笔记描述此操作
板，以及在SPT7824的测试信息是
也可提供。联系工厂的价格和可用性。
ØØ ØØØØ ØØØØ
OO OOOO OOOØ
OO OOOO OOOO
（ o表示逻辑0和1之间的闪烁位） 。
数字输出的上升时间和下降时间都没有
对称的。的上升时间的传播延迟是典型
美云14纳秒和下降时间通常为6纳秒。 （参见图5 ）
在非对称上升和下降时间可带来约
8 ns的无效数据。
图5 - 数字输出特性
N
N+1
CLK IN
2.4 V
6纳秒
典型值。
上升时间
6纳秒
数据输出
（实际）
3.5 V
2.4 V
(N-2)
0.8 V
0.5 V
无效
数据
(N-1)
无效
数据
(N)
tpd1
（ 14纳秒典型值）。
数据输出
（等效）
(N-2)
无效
数据
(N-1)
无效
数据
(N-1)
SPT7824
8
3/11/97
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
