图2 - 时序图1
t
C
t
CLK
2
时钟
RESET
1
t
d
3
t
SET
数据
有效（ DAV ）
数据
产量
（通道A ）
数据
产量
（通道B ）
t
OD
t
HOLD
无效
4
无效
无效
t
OD
无效
无效
无效
注意事项：
1 ）数据有效拉低复位=高。
2 ）数据更新时钟的第一个上升沿复位后变低。
3）数据有效上升沿将发生在时钟的第二个上升沿
复位后变低。使用数据的上升沿有效锁存ADC的输出数据。
在第一个时钟周期4 ）模拟输入数据进行采样后复位变低。
从这个示例输出有效数据将提供12个时钟周期
后来（ 6数据有效周期） 。在12个时钟周期的延迟，所有的数据是无效的。
时钟输入
该SPT7852是由单端TTL输入驱动
时钟。因为流水线结构上操作的
在时钟输入的上升沿，该装置可工作在
宽范围的输入时钟占空比条件下不降低
动态性能。
该设备的采样率是1/2
输入时钟频率。 （见时序图）。
复位引脚为低电平器件正常工作。当复位
被拉高，数据有效（ DAV ）立即强制低
和数据输出更新暂停。操作将重新
庙上的时钟后复位引脚的第一个上升沿
已经被拉低。第一个数据有效上升沿
发生在时钟的第二边缘上的复位进入后
低。
第一模拟输入样本将在第一可采取
复位后的时钟周期变低。从这个有效数据
样品将在12个时钟周期后。所有的数据能很好地协同
荷兰国际集团这12个周期的延迟将是无效的（参见图3 ，
时序图2 ）
时序和复位功能
两个片上模数转换器的SPT7852被赶走的
单个外部TTL时钟。外部时钟必须是2X
所需的采样速率。在需要的应用程序
时钟之间的已知的相位关系，模拟输入
采样和有效数据输出，复位功能设置
建立一个已知的相位关系。 （由于2X的
时钟，一个精确的相位关系不会被称为其它 -
明智的）。参见图2 ，时序图1 。
SPT7852
6
1/12/00
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
