产品speci fi cation
TMC2246A
引脚说明
（续）
引脚数
引脚名称
控制
FSEL
B2
2
格式选择。
在当前时钟系数输入是
假定是在小数二进制补码格式。舍入到
16位执行如由累加器控制确定的，
ACC，和累加器的高16位被输出时
在登记的格式选择输入（ FSEL ）是低电压。当FSEL是
高电平， 2的补码整数格式被假定，并且
累加器的低16位被呈现在输出端。没有
在整数模式下运行时进行舍入。见
功能框图及应用探讨。
启用选择。
已注册的启用选择决定是否
数据或系数输入寄存器可以被保持在下一
在时钟脉冲上升沿，联同各个输入
使ENB1 - ENB4 。见表1 。
输入启用。
当ENBi （ⅰ = 1， 2，3，或4）为低时，寄存器次
和迪都选通由CLK的一个上升沿。当
ENBi是HIGH和ENSEL为低，迪被选通，但次举行。
当ENBi和ENSEL都很高，迪举行，是次
选通。见表1。因此，任一个或两个输入寄存器的每个
乘数的更新在每个时钟周期。
积累。
当注册累加器控制为低时，
没有内部积累将在数据输入的执行
在当前时钟，有效地清除之前积累
总和。如果小数补码格式操作（ FSEL =
低） ，二分之一的LSB舍入为16位时的结果进行。
这允许用户执行求和而不传播
舍入误差。
当ACC为高电平时，内部累加器增加新兴
产品以往产品的总和，而不执行
另外四舍五入。
OCEN
D3
4
输出寄存器使能。
将累加器的输出是
锁存到输出寄存器在下一个时钟时的输出
寄存器时钟使能为低。当OCEN是HIGH的内容
输出寄存器保持不变;但是，积累
将继续在内部，如果ACC仍然很高。
输出使能。
数据当前在输出寄存器可用
在输出总线S
15-0
当异步输出使能是
低。当OEN为高电平时，输出处于高阻抗
状态。
未连接。 （可选）
CPGA / PPGA /
MPGA
MQFP
引脚功能说明
ENSEL
A1
120
ENB1–
ENB4
C4， A2，A3， B3的
118, 117, 116,
119
加
B1
3
OEN
C2
5
无连接
NC
D4 （索引引脚）
注意：
1. X表示"Don't Care"条件。
2.任何注册未明确持有上更新CLK的一个上升沿。
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REV 。 1.0.3 00年9月11日
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
