CS4202
9.的时钟频率
的CS4202可为伯或仲操作
继发编解码器。作为一个主要的编解码器，该系统时钟
对于AC -链路可以被从外部产生的
24.576 MHz的时钟源， 24.576 MHz晶振，或
内部锁相环（ PLL）的。该PLL AL-
低点CS4202接受外部时钟frequen-
资本投资者入境计划比24.576兆赫等。作为次要的编解码器，
该系统时钟来自BIT_CLK ，这是来自
由初级编解码器生成的。该CS4202用途
的有效时钟上的存在或不存在
XTL_IN销结合的状态
编号[1：0 ]＃引脚，以确定时钟的配置
化。请参阅表18可用于所有CS4202时钟
模式。
9.2
24.576MHz的晶振工作
如果有效时钟上不存在XTL_IN期间
的复位＃上升沿，该设备会禁止PLL
输入并锁存ID为[ 1：0]的状态＃输入。如果
的ID为[ 1：0] ＃输入都拉高或悬空
荷兰国际集团，该设备被配置为主要的编解码器。一
外部24.576 MHz的晶体被用作系统
如图17的时钟。
9.3
二次编解码操作
9.1
PLL操作（外部时钟）
如果一个有效的时钟出现在PLL模式被激活
在XTL_IN前RESET ＃的上升沿。一旦
PLL模式被输入，则XTL_OUT引脚被重新定义
作为PLL环路滤波器，如图16中
编号[1：0 ]＃输入确定的配置
来产生所需的内部分频比
12.288 MHz的BIT_CLK输出;请参阅表18
CS4202构成为主要的编解码器indepen-
凹痕的ID的状态[1：0 ]＃引脚。如果24.576兆赫
被选择作为外部时钟输入（ID [1：0 ]＃输入
无论拉高或悬空） ， PLL将被禁用
且时钟被直接使用。环路滤波器是不
要求和XTL_OUT悬空。对于所有
其它的时钟输入的选择，环路滤波器是必需的。
的ID为[ 1 ：0]位的
扩展音频ID寄存器
（指数28H ）
和
扩展调制解调器ID注册
（指数三通遥控）
总是会在PLL模式报告“00” 。
如果有效时钟上不存在XTL_IN和任
编号[1：0 ]＃输入期间的上升沿拉低
RESET＃ ，该装置被确定为是一个次级
编解码器。该BIT_CLK引脚配置为输入
和CS4202从12.288兆赫从动
BIT_CLK初级编解码器。的ID为[ 1 ：0]位的
该
扩展音频ID寄存器（指数28H ）
和
扩展调制解调器ID寄存器（指数三通遥控）
将重新
端口ID的状态[ 1 ： 0 ] ＃输入。
时钟源
XTL_IN
XTL_OUT
2.2 kΩ
0.022 uF的
220 pF的
DGND
图16. PLL外部环路滤波器
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DS549PP2
CIRRUS [ CIRRUS LOGIC ]
