CS4222
4.4主时钟发生器
主时钟， MCLK ，用于操作的数字滤波器和Σ-Δ调制器。 MCLK必须是
无论是256X ， 384X ，或512倍所需的输入采样速率fs 。 fs是频率在哪些数字音频样本
对于每个信道被输入到DAC或输出从ADC和等于LRCK的频率。在MCLK
到LRCK频率比被自动初始化序列期间进行计数的个数检测
在一个LRCK周期MCLK转换。内部分频器然后设置来产生正确的时钟
数字滤波器， Σ-Δ调制器和开关电容滤波器。表3示出了标准的音频
采样率和所需的MCLK频率。如果MCLK停止10微秒， CS4222将进入下一个动力
状态，直到时钟的回报。控制端口寄存器将保持当前设置。它需要具有
SCLK和LRCK来自于主时钟。
表3.常见的时钟频率
Fs
（千赫）
32
44.1
48
MCLK （兆赫）
256x
8.1920
11.2896
12.2880
384x
12.2880
16.9344
18.4320
512x
16.3840
22.5792
24.5760
4.4.1 MCLK时序约束
LRCK的上升沿必须小于5纳秒或大于15纳秒后的MCLK的上升沿。这
时序约束可以通过与任一所述的上升或下降的MCLK的边缘同步LRCK得到满足。
4.5串行音频数据接口
4.5.1串行音频接口信号
串行接口时钟，SCLK，用于发送和接收音频数据。 SCLK的有效边缘
选择通过设置DSP端口模式字节的DSCK位（ ＃ 6 ） 。上电时默认是数据
有效的上升沿输入和输出。 SCLK是从外部源和至少一个输入
20 SCLK的每LRCK的半个周期都需要进行适当的操作。
左/右时钟（ LRCK ）用于指示左，右的数据和一个新的采样周期的开始。该
LRCK的频率必须等于系统采样速率Fs 。
SDIN是数据输入引脚驱动的一对数模转换器的。 SDOUT是来自ADC的输出数据引脚。
4.5.2串行音频接口格式
串行音频端口支持5个输入和2个输出的格式，在图9和10 ，这些接口示
格式经由DIF0 / DIF1引脚选择。与CS4222 ，这些格式通过DSP选择
端口模式字节（ ＃ 5 ）与DDO和DDI2 / 1 / 0位。的数据输出格式是20比特，并且可以左对齐
tified还是我
2
š兼容取决于DDO位的状态。输入数据格式设定与DDI位
要向左或右对齐或I
2
š兼容。此外， SCLK边沿的极性用于时钟输入/输出
从CS4222数据可以经由DSCK位在DSP端口模式字节被设置为（ ＃5）。默认的输入和
为CS4222的输出格式是我
2
š兼容。
DS236F1
19
CIRRUS [ CIRRUS LOGIC ]
