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    CS42888-CQZ 参数 Datasheet PDF下载

    CS42888-CQZ图片预览
    型号： CS42888-CQZ
    PDF下载： 下载PDF文件 查看货源
    内容描述： 108分贝192千赫4中，8输出编解码器 [108 dB, 192 kHz 4-In, 8-Out CODEC]
    分类和应用： 解码器编解码器电信集成电路电信电路PC
    文件页数/大小： 61 页 / 1313 K
    品牌： CIRRUS [ CIRRUS LOGIC ]
     浏览型号CS42888-CQZ的Datasheet PDF文件第14页浏览型号CS42888-CQZ的Datasheet PDF文件第15页浏览型号CS42888-CQZ的Datasheet PDF文件第16页浏览型号CS42888-CQZ的Datasheet PDF文件第17页浏览型号CS42888-CQZ的Datasheet PDF文件第19页浏览型号CS42888-CQZ的Datasheet PDF文件第20页浏览型号CS42888-CQZ的Datasheet PDF文件第21页浏览型号CS42888-CQZ的Datasheet PDF文件第22页  
    CS42888
    切换规格 - ADC / DAC端口
    （输入：逻辑0 = DGND ，逻辑1 = VLS ， ADC_SDOUT ç
    负载
    = 15 pF的。 ）
    参数
    （注21 ）
    从模式
    RST引脚低电平脉冲宽度
    MCLK频率
    MCLK占空比
    输入采样率（ LRCK ）
    （注17 ）
    （注18 ）
    单速模式
    倍速模式
    （注19 ）
    四倍速模式
    （注20 ）
    1
    0.512
    45
    4
    50
    100
    45
    45
    8
    8
    5
    16
    -
    3
    5
    5
    10
    15
    -
    45
    -
    45
    -
    -
    3
    5
    -
    50
    55
    50
    100
    200
    55
    55
    -
    -
    -
    -
    35
    -
    -
    -
    -
    -
    MCLK / 256
    55
    64× FS
    55
    5
    35
    -
    -
    ms
    兆赫
    %
    千赫
    千赫
    千赫
    %
    %
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    千赫
    %
    兆赫
    %
    ns
    ns
    ns
    ns
    符号
    民
    最大
    单位
    F
    s
    F
    s
    F
    s
    LRCK占空比
    SCLK占空比
    SCLK高电平时间
    SCLK低电平时间
    LRCK上升沿到SCLK上升沿
    SCLK上升沿LRCK下降沿
    SCLK下降沿到ADC_SDOUT输出有效
    DAC_SDIN建立时间SCLK上升沿之前
    DAC_SDIN保持时间SCLK上升沿后
    DAC_SDIN保持时间SCLK上升沿后
    ADC_SDOUT保持时间SCLK上升沿后
    ADC_SDOUT有效SCLK上升沿之前
    主模式
    输出采样率（ LRCK ）
    所有的速度模式
    LRCK占空比
    SCLK频率
    SCLK占空比
    LRCK边到SCLK上升沿
    SCLK下降沿到ADC_SDOUT输出有效
    DAC_SDIN建立时间SCLK上升沿之前
    DAC_SDIN保持时间SCLK上升沿后
    t
    SCKH
    t
    SCKL
    t
    FSS
    t
    lcks
    t
    FSH
    t
    DPD
    t
    ds
    t
    dh
    t
    dh1
    t
    dh2
    t
    DVAL
    F
    s
    t
    lcks
    t
    DPD
    t
    ds
    t
    dh1
    LRCK
    LRCK
    （输入）
    t
    lcks
    t
    SCKH
    t
    SCKL
    t
    FSS
    SCLK
    （输入）
    t
    FSH
    t
    SCKH
    t
    SCKL
    SCLK
    t
    ds
    DAC_SDINx
    t
    dh
    最高位
    MSB-1
    t
    ds
    DAC_SDIN1
    t
    dh1
    最高位
    MSB-1
    t
    DPD
    ADC_SDOUTx
    最高位
    MSB-1
    t
    dh2
    ADC_SDOUT1
    最高位
    t
    DVAL
    MSB-1
    图4.串行音频接口从模式时序
    图5. TDM串行音频接口时序
    18
    DS717F2

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